公开(公告)号：CN110970504B

公开(公告)日：2024-12-03

申请号：CN201910906107.5

申请日：2019-09-24

Applicant: 台湾积体电路制造股份有限公司

Inventor： 金志昀 ,  徐梓翔 ,  李彦儒 ,  李启弘

IPC: H01L29/78 ,  H01L29/165 ,  H01L27/088 ,  H01L21/336

Abstract: 提供的晶体管包括源极/漏极区，且源极/漏极区包括第一层，其第一平均硅含量介于约80％至100％之间；第二层，其第二平均硅含量介于0至约90％之间，第二平均硅含量比第一平均硅含量低至少7％，且第二层位于第一层上并与第一层相邻；第三层，其第三平均硅含量介于约80％至100％之间；以及第四层，其第四平均硅含量介于0至约90％之间，第四平均硅含量比第三平均硅含量低至少7％，且第四层位于第三层上并与第三层相邻。

公开(公告)号：CN106206730B

公开(公告)日：2020-01-14

申请号：CN201510298932.3

申请日：2015-06-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄俊程 ,  徐梓翔 ,  许加融 ,  杨丰诚 ,  蔡腾群

IPC: H01L29/78 ,  H01L29/06 ,  H01L27/088 ,  H01L21/336

Abstract: 一种半导体器件包括用于第一鳍式场效应晶体管(FET)的第一鳍结构。第一鳍结构包括从衬底突出的第一基底层、设置在第一基底层上方的第一中间层以及设置在第一中间层上方的第一沟道层。第一鳍结构还包括由防止下面的层氧化的材料制成的第一保护层。第一沟道层由SiGe制成，第一中间层包括设置在第一基底层上方的第一半导体(例如，SiGe)层和设置在第一半导体层上方的第二半导体(例如，Si)层。第一保护层覆盖第一基底层的侧壁、第一半导体层的侧壁和第二半导体层的侧壁。本发明还涉及包括FinFET的半导体器件及其制造方法。

公开(公告)号：CN110323278A

公开(公告)日：2019-10-11

申请号：CN201811481828.8

申请日：2018-12-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 张钧博 ,  李振铭 ,  杨复凯 ,  王美匀 ,  李威养 ,  徐梓翔

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/768

Abstract: 一种半导体装置包括一薄层，包含有半导体材料且上述薄层包括向外突出的鳍状结构。一隔离结构，设置于上述薄层上方，但不在鳍状结构上方。第一间隔物及第二间隔物，设置于隔离结构上方及鳍状结构的相对的两侧壁上。第一间隔物设置于鳍状结构的第一侧壁上。第二间隔物设置于鳍状结构相对于第一侧壁的第二侧壁上。且第二间隔物大抵上高于第一间隔物。一外延层生长于鳍状结构上。上述外延层横向突出。外延层的横向突出部相对于第一侧边及第二侧边是非对称的。

公开(公告)号：CN107230674A

公开(公告)日：2017-10-03

申请号：CN201611181493.9

申请日：2016-12-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李威养 ,  徐梓翔 ,  陈定业 ,  杨丰诚

IPC: H01L27/092 ,  H01L21/8238

Abstract: 一种方法包括接收具有衬底及多个第一栅极结构和多个第二栅极结构的前体，多个第一栅极结构的间距大于多个第二栅极结构的间距，还包括沉积覆盖衬底以及多个第一和第二栅极结构的介电层；并对介电层实施蚀刻工艺。蚀刻工艺去除介电层的位于衬底上方的第一部分，而介电层的第二部分保留在多个第一和第二栅极结构的侧壁上方。介电层的第二部分在多个第二栅极结构的侧壁上方比在多个第一栅极结构的侧壁上方厚。还包括蚀刻衬底以形成分别邻近多个第一和第二栅极结构的多个第三和第四凹槽；以及分别在多个第三和第四凹槽中外延生长多个第五和第六半导体部件。本发明实施例涉及用于具有改进的源极漏极外延的半导体器件制造的方法。

公开(公告)号：CN113053818A

公开(公告)日：2021-06-29

申请号：CN202011564060.8

申请日：2020-12-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐梓翔 ,  陈定业 ,  李威养 ,  杨丰诚 ,  陈燕铭

IPC: H01L21/8234 ,  H01L27/088

Abstract: 本申请公开了一种半导体结构的制造方法和半导体结构，该半导体结构包括：一半导体鳍部，设置于一基底上方；一金属栅极堆叠，设置于半导体鳍部上方；一外延源极/漏极(S/D)特征部件，设置于半导体鳍部上方，且相邻于金属栅极堆叠；以及一介电特征部件，嵌入半导体鳍部内，其中外延源极/漏极(S/D)特征部件的下表面设置于介电特征部件的上表面上，且外延源极/漏极(S/D)特征部件的侧壁延伸而定义出介电特征部件的侧壁。