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公开(公告)号：CN110391229B
公开(公告)日：2022-06-24
申请号：CN201811626855.X
申请日：2018-12-28
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/092 , H01L21/8238 , H01L27/11 , H01L21/8244
Abstract: 本发明公开了用于改善存储器阵列(诸如静态随机存取存储器阵列)的性能的鳍基阱带。一种示例性集成电路(IC)器件包括设置在第一类型掺杂剂的掺杂区上方的FinFET。FinFET包括具有掺杂有第一类型掺杂剂并具有第一宽度的第一鳍和第二类型掺杂剂的第一源极/漏极部件。IC器件还包括设置在第一类型掺杂剂的掺杂区上方的鳍基阱带。鳍基阱带将掺杂区连接至电压。鳍基阱带包括掺杂有第一类型掺杂剂并具有第二宽度的第二鳍和第一类型掺杂剂的第二源极/漏极部件。第二宽度大于第一宽度。例如，第二宽度与第一宽度的比率大于约1.1且小于约1.5。本发明的实施例还提供了集成电路器件及其制造方法。
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公开(公告)号：CN110610937B
公开(公告)日：2022-03-08
申请号：CN201811396072.7
申请日：2018-11-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/02
Abstract: 本发明的实施例提供了集成电路，包括第一标准单元，具有集成的第一p型场效应晶体管(pFET)和第一n型场效应晶体管(nFET)，并且具有位于第一标准单元边界上的第一介电栅极。该集成电路还包括第二标准单元，第二标准单元与第一标准单元相邻，具有集成的第二pFET和第二nFET，并且具有位于第二标准单元边界上的第二介电栅极。集成电路也包括配置在第一和第二标准单元之间并且具有单节距尺寸P的第一填充单元。第一pFET和第二pFET形成在第一连续有源区域上。第一nFET和第二nFET形成在第二连续有源区域上。第一填充单元包括位于第一填充单元边界上的第三介电栅极和位于第二填充单元边界上的第四介电栅极。
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公开(公告)号：CN113990869A
公开(公告)日：2022-01-28
申请号：CN202110894963.0
申请日：2021-08-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 提供一种半导体装置。设置第一源极/漏极结构于基板上方。设置第二源极/漏极结构于基板上方。隔离结构设置于第一源极/漏极结构以及第二源极/漏极结构之间。第一源极/漏极结构与隔离结构的第一侧壁形成实质上线性的第一界面。第二源极/漏极结构与隔离结构的第二侧壁形成实质上线性的第二界面。第一源极/漏极接触件在多个方向围绕第一源极/漏极结构。第二源极/漏极接触件在多个方向围绕第二源极/漏极结构。隔离结构设置于第一源极/漏极接触件以及第二源极/漏极接触件之间。
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公开(公告)号：CN113809078A
公开(公告)日：2021-12-17
申请号：CN202110931097.8
申请日：2021-08-13
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体装置，包含基板；井，为第一导电型且包含第一导电型的防击穿层；源极特征以及漏极特征，在防击穿层上且为第二导电型；条状特征，在井上且为第一导电型；多个垂直堆叠的通道层，在防击穿层上且将源极特征连接至漏极特征；栅极，环绕每个通道层；源极接点以及漏极接点，电性耦接源极与漏极特征；漏极导孔以及漏极导孔，在漏极接点与漏极接点上；条状接点，电性耦接条状特征；以及条状导孔，在条状接点上。源极导孔与条状导孔被配置以在半导体装置的非主动模式时耦接至不同电压而在半导体装置的主动模式时耦接至实质上相同的电压。
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公开(公告)号：CN113764415A
公开(公告)日：2021-12-07
申请号：CN202110789464.5
申请日：2021-07-13
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/092 , H01L21/8238 , H01L27/11
Abstract: 本公开实施例提出一种半导体结构。半导体结构包括基板，以及从基板延伸并沿着第一方向纵向对齐的第一和第二半导体鳍片。半导体结构还包括在基板上方并与半导体鳍片的侧壁相邻的隔离结构，以及沿着大抵垂直于第一方向的第二方向纵向定向的第一和第二栅极结构。第一和第二栅极结构设置在隔离结构上方。第一栅极结构设置在第一半导体鳍片上方。第二栅极结构设置在第二半导体鳍片上方。半导体结构还包括间隔物层，间隔物层设置在第一栅极结构的侧壁和第二栅极结构的侧壁上，并且连续地延伸穿过第一半导体鳍遍的端部与第二半导体鳍片的端部之间的沟槽。
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公开(公告)号：CN110473833B
公开(公告)日：2021-10-29
申请号：CN201811377223.4
申请日：2018-11-19
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明公开了具有优化的鳍和栅极尺寸的集成电路器件。示例性集成电路器件包括第一多鳍结构和第二多鳍结构。第一栅极结构横穿第一多鳍结构，从而使得第一栅极结构设置在第一沟道区上方。第二栅极结构横穿第二多鳍结构，从而使得第二栅极结构设置在第二沟道区上方。第一栅极结构包括具有第一厚度的第一栅极电介质，并且第二栅极结构包括具有第二厚度的第二栅极电介质。第一厚度大于第二厚度。第一多鳍结构在第一沟道区中具有第一间距，并且第二多鳍结构在第二沟道区中具有第二间距。第一间距大于第二间距。本发明的实施例还提供了集成电路器件及其形成方法。
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公开(公告)号：CN108022927B
公开(公告)日：2021-10-22
申请号：CN201710141531.6
申请日：2017-03-10
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/11 , G11C11/412 , H01L21/768 , H01L23/528
Abstract: 本揭示内容提供包含用于至少一个电压源节点连接的矩形通孔的记忆体装置。在一些实施例中，矩形通孔具有大于1.5的长宽比。矩形通孔可设置在连接第一金属层的第一通孔层及/或第二通孔层上。记忆体装置亦可包括具有长宽比在约0.8至1.2之间的圆形/正方形通孔。上述的圆形/正方形通孔可与矩形通孔共面。
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公开(公告)号：CN112599525A
公开(公告)日：2021-04-02
申请号：CN202010840166.X
申请日：2020-08-20
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开提供一种半导体结构。上述半导体结构包括位于基板上的第一井区，以及位于第一井区上的隔离结构。上述半导体结构亦包括位于上述第一井区上的第一晶体管，以及包括位于第一井区上的第一埋入式导线，第一埋入式导线电性连接至第一晶体管的源极结构。第一埋入式导线的顶部表面基本齐平于或低于隔离结构的顶部表面。
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公开(公告)号：CN112582412A
公开(公告)日：2021-03-30
申请号：CN202010996003.0
申请日：2020-09-21
Applicant: 台湾积体电路制造股份有限公司
Inventor： 廖忠志
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开提供一种集成电路(IC)装置，包括：具有顶表面的半导体基板；设置在半导体基板上的第一源极/漏极特征和第二源极/漏极特征；以及包括第一半导体层和第二半导体层的多个半导体层。第一半导体层和第二半导体层的每一者在第一方向上纵向延伸并连接第一源极/漏极特征和第二源极/漏极特征。第一半导体层在垂直于第一方向的第二方向上堆叠在第二半导体层上方。第一半导体层沿着第一方向的长度小于第二半导体层沿着第一方向的长度。集成电路装置还包括接合第一半导体层的中心部分和第二半导体层的中心部分的栅极结构。
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公开(公告)号：CN112420701A
公开(公告)日：2021-02-26
申请号：CN202010645903.0
申请日：2020-07-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238 , H01L27/11
Abstract: 在方法的一些实施例中，图案化开口包括：将辐射束投影到第二介电层，辐射束具有开口的图案。在方法的一些实施例中，单一图案化光刻工艺是极紫外(EUV)光刻工艺。在方法的一些实施例中，利用导电材料填充开口包括：将导电材料镀在开口中；以及平坦化导电材料和第二介电层以由导电材料的剩余部分形成第一金属线，在平坦化之后，第一金属线和第二介电层的顶表面是平坦的。本发明的实施例还涉及半导体器件及其形成方法。
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