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公开(公告)号：CN104502930A
公开(公告)日：2015-04-08
申请号：CN201410667336.3
申请日：2014-11-20
Applicant: 无锡星融恒通科技有限公司 , 北京工业大学
Abstract: 本发明提供一种北斗与GPS混合系统数据的识别接收算法，包括下述步骤：首先，双模定位控制模块U2询问数据处理模块U3是否空闲，若是，则发出接收卫星数据的控制命令，使得数据处理模块U3接收卫星数据并输出；然后，对于数据处理模块U3输出的卫星数据，常规协议帧处理模块U4、$GNGSA协议帧处理模块U5、$**GSV协议帧处理模块U6分别进行识别处理。常规协议帧处理模块U4识别并接收$GNGGA协议帧、$GNGLL协议帧、$GNRMC协议帧；$GNGSA协议帧处理模块U5识别出分属于北斗系统的$GNGSA协议帧和GPS系统的$GNGSA协议帧并接收。$**GSV协议帧处理模块U6识别出$GPGSV协议帧和$BDGSV协议帧并接收。本发明用于双模系统下协议帧的区分。
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公开(公告)号：CN104409092A
公开(公告)日：2015-03-11
申请号：CN201410643493.0
申请日：2014-11-13
Applicant: 无锡星融恒通科技有限公司 , 北京工业大学
IPC: G11C11/413
CPC classification number: G11C11/419
Abstract: 本发明提供一种基于切断反馈技术的存储单元电路，包括：两个反相器INV0和INV1，四个NMOS管M0、M1、M2、M4，一个PMOS管M3；NMOS管M0的栅极接WL信号，源极接BL信号，漏极接点P；NMOS管M1的栅极接点Q，源极接VVSS信号，漏极接点P；NMOS管M2的栅极接WWL信号，源极接点P，漏极接点Q；PMOS管M3的栅极接WWL信号，源极接点Q，漏极接点Q0；NMOS管M4的栅极接WWLb信号，源极接点Q0，漏极接点Q；反相器INV0的输入接点Q，输出接点Qb；反相器INV1的输入接点Qb，输出接点Q0。该电路具有保持能力强、读能力强、写能力强、减少漏电流和良好的抗工艺浮动，较低工作电压的性能。
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公开(公告)号：CN103824590A
公开(公告)日：2014-05-28
申请号：CN201410086875.8
申请日：2014-03-09
Applicant: 北京工业大学
IPC: G11C11/413
Abstract: 本发明涉及一种三态10管SRAM存储单元电路设计，在传统8管SRAM存储单元电路中插入一个放电NMOS晶体管ND和一个保存数据NMOS晶体管NR，通过控制信号Dead和Drowsy的状态使电路具有三种不同的工作模式，从而有效地降低存储单元的泄漏功耗；本发明有效地解决了SRAM存储单元较高的泄漏功耗问题，降低了SRAM存储单元在空闲状态下电路中存在的泄漏功耗。
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公开(公告)号：CN104464794B
公开(公告)日：2017-10-27
申请号：CN201410639661.9
申请日：2014-11-13
Applicant: 无锡星融恒通科技有限公司 , 北京工业大学
IPC: G11C11/413
Abstract: 本发明提供一种非挥发性SRAM存储单元电路，该电路具有数据存储位置Q点，其特征在于：还增加了一个辅助电路，用于数据存储位置Q点的数据的断电休眠记忆与上电恢复。所述的非挥发性SRAM存储单元电路具体包括：PMOS晶体管M1、M2、M10、C1、C2；NMOS晶体管M3、M4、M5、M6、M7、M8、M9、M11。M9、M10源极连接Q点，漏极连接C1、C2栅极及M11漏极，M9栅极连接信号WAK，M10栅极连接信号C1源极、漏极、衬底连接信号SLP；C2源极、漏极、衬底连接地；M11栅极连接点，源极连接地。该电路有效地节省了待机状态下的能量损失。
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公开(公告)号：CN103873043B
公开(公告)日：2017-07-14
申请号：CN201410097533.6
申请日：2014-03-14
Applicant: 北京工业大学
IPC: H03K19/017 , H03K19/096
Abstract: 本发明涉及一种基于时钟抽取偏置电压技术的高性能多米诺电路设计，属于集成电路设计领域，尤其涉及一种SRAM的位线电路设计；本发明通过多米诺延迟单元中适当位置中抽取出时钟信号，并将该信号进行处理，接入动态逻辑电路中保持管衬底中。由于可以有效地减少竞争电流的产生，所以获得了较快的响应速度和较低的功耗，同时又获得了较强的抗工艺浮动性和抗噪声干扰性。该发明具有较低的设计复杂度且一定程度上减小了版图的面积。
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Patent Agency Ranking
公开(公告)号：CN103246631B
公开(公告)日：2016-01-13
申请号：CN201310181064.1
申请日：2013-05-16
Applicant: 北京工业大学
IPC: G06F13/40
Abstract: 一种用于提高管脚使用率的管脚复用方法及电路，芯片中分别加入输入管脚复用电路和输出管脚复用电路，输入管脚复用电路的端口包括输入端口、输出端口、以及控制端口，输入端口分别与芯片输入信号端口连接，输出端口分别与芯片中各模块的输入端连接，控制端口负责选择某一指定模块接收芯片的输入信号，下一时刻通过改变控制位，将有另一个模块接收芯片输入信号；输出管脚复用电路的端口分为输入端口、输出端口、以及控制端口，输入端口分别与芯片中各模块的输出端连接，输出端口与芯片输出信号管脚连接，控制端口负责选择将某一指定模块的输出信号传递至芯片输出管脚，下一时刻通过改变控制位，另一个模块的输出信号传递至芯片输出管脚。
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公开(公告)号：CN102075178A
公开(公告)日：2011-05-25
申请号：CN201010515483.0
申请日：2010-10-15
Applicant: 北京工业大学
IPC: H03K19/094
Abstract: 本发明涉及一种用于低功耗VLSI的最优门控向量双阈值多米诺电路，即在双阈值多米诺电路处于休眠态的情况下，通过采用最优的门控向量减小多米诺电路的漏功耗。当双阈值多米诺电路由工作状态刚刚进入休眠态后，由于时间短，芯片温度保持高温不变，此时采用输入信号和时钟信号均为高电平的门控向量能有效的降低漏功耗；当双阈值多米诺电路由工作状态进入休眠态一段时间后，芯片温度降至室温，此时采用输入信号和时钟信号均为低电平的门控向量更能有效的降低漏功耗。
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公开(公告)号：CN102035530A
公开(公告)日：2011-04-27
申请号：CN201010515484.5
申请日：2010-10-15
Applicant: 北京工业大学
IPC: H03K19/017 , H03K19/096
Abstract: 本发明涉及一种用于高性能VLSI的最优保持管多米诺电路，即在多米诺电路中，应用最优保持管技术，通过调节保持管的衬底电压和电源电压，实现动态功耗、漏电流、噪声容限、电路延迟和抗工艺浮动系数等多个重要参数的均衡，从而使多米诺电路达到最优化的综合性能。其中保持管的电源电压和衬底电压分别为VddL和Vb，除保持管外其余PMOS管的电源电压和衬底电压都为Vdd，电路中所有NOMS管的衬底电压为地电压Gnd，电压的大小关系为：Gnd＜Vb＜VddL＜Vdd。
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公开(公告)号：CN201956999U
公开(公告)日：2011-08-31
申请号：CN201020574300.8
申请日：2010-10-15
Applicant: 北京工业大学
IPC: H03K19/0944
Abstract: 一种3D多米诺集成电路时钟网络，属于集成电路应用领域。包括输入信号端，输出信号端，时钟信号端，预充管，保持管，时钟管，输出静态反相器和下拉网络，所有PMOS管的衬底接电源电压，所有NMOS管的衬底接地电压。标准多米诺电路的时钟信号端与3D多米诺集成电路的时钟网络相连，作为延迟单元的硅通孔的一端连接上一级的多米诺电路的时钟端，硅通孔的另一端连接下一级的多米诺电路的时钟端，多级多米诺电路的时钟通过硅通孔互联在一起。本实用新型利用硅通孔的延迟作为多米诺电路时钟网络中的延迟单元，实现了后延时钟技术，节约了版图面积，减低了电路的功耗，提高了电路的性能，变制约因素为有效用途。
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公开(公告)号：CN201854266U
公开(公告)日：2011-06-01
申请号：CN201020574325.8
申请日：2010-10-15
Applicant: 北京工业大学
IPC: H03K19/21
Abstract: 本实用新型涉及一种用于低功耗VLSI的PN混合下拉网络多米诺异或门，混合下拉网络中的两个NMOS管，每个管的一端接PMOS管，每个管的另一端接动态结点，两个PMOS管另一端接时钟管；或是混合下拉网络中的两个PMOS管，每个管的一端接NMOS管，每个管的另一端接动态结点，NMOS管另一端接时钟管；PN混合型下拉网络多米诺异或门中，所有PMOS管的衬底接电源电压，所有NMOS管的衬底接地电压。新型异或门具有以下三个优点：一是由于新型异或门不需要采用反相器提供反向输入信号，因此消除了反相器对功耗和信号偏差的影响，实现了低功耗高性能逻辑门的设计；二是由于采用了PN混合下拉网络结构，新型异或门既具有N型多米诺异或门速度快的优点，又具有P型多米诺异或门漏功耗低的优点；三是由于省去了输入反相器，从而节约了版图面积。
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