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公开(公告)号：CN1322590C
公开(公告)日：2007-06-20
申请号：CN03137771.8
申请日：2003-06-24
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336
Abstract: 本发明公开了半导体集成电路制造技术领域中一种双栅金属氧化物半导体晶体管及其制备方法，目的是提供一种自对准的电分离双栅金属氧化物半导体晶体管(MOS晶体管)。本发明所提供的双栅金属氧化物半导体晶体管，包括硅衬底及其上的绝缘介质层、源/漏区、沟道(体)区、栅介质层、栅电极。其特征在于：所述沟道区为所述绝缘介质层上一垂直于所述硅衬底的硅墙；所述沟道区左右两侧对称地依次纵向排列所述栅介质层、栅电极；分布在所述沟道区左右两侧的栅电极相互自对准且电分离。本发明还提供了制备该双栅MOS晶体管的方法。本发明的双栅MOS晶体管避免了产生寄生元件，使得其在高速低功耗集成电路上的应用潜力得以充分发挥。
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公开(公告)号：CN1595653A
公开(公告)日：2005-03-16
申请号：CN200410009317.8
申请日：2004-07-09
Applicant: 北京大学
IPC: H01L27/12 , H01L27/092 , H01L21/84 , H01L21/8238
Abstract: 本发明提供了一种位于SOI衬底上的CMOS电路结构，由栅电极、栅介质层、上下层硅锭有源区以及上下层硅锭有源区之间的隔离绝缘层所构成；下层硅锭位于衬底的隐埋氧化层之上，栅介质层位于上层硅锭有源区的顶部和两侧以及下层硅锭有源区的两侧；栅电极骑跨于栅介质层、上层硅锭、下层硅锭和硅锭间隔离绝缘层所构成的组件，其底部立于衬底的隐埋氧化层之上。本发明的CMOS电路结构具有超强的可缩小能力，超高的集成密度，并且显著减少互连线数和长度。本发明还提供了该CMOS电路结构的制备方法，包括在SOI衬底上进行氧注入和退火形成双有源层等步骤。
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公开(公告)号：CN1455461A
公开(公告)日：2003-11-12
申请号：CN03137020.9
申请日：2003-05-29
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L27/11
Abstract: 本发明提供了一种自对准的背栅MOS晶体管结构，包括栅电极、侧墙介质层、栅介质层、源漏重掺杂区和源漏轻掺杂区构成的源漏区、沟道区，其源漏区和沟道区掺杂与栅电极相互自对准；源漏区的重掺杂区与沟道区之间存在与栅电极自对准的且对称的轻掺杂区；源漏区厚而沟道区薄。其制作方法，是在背栅电极和背栅介质层形成后，淀积一较厚的Si膜，然后进行无掩膜较低能量的离子注入掺杂，接着用化学机械抛光进行表面平坦化。本发明背栅MOS晶体管结构，其自对准结构使得器件特性的离散最小化；其厚源漏区以及对应的轻掺杂区导致寄生电阻和关态电流减小；其薄沟道区能提供大的导通电流和改善短沟道效应。本发明的背栅MOS晶体管，可以用作静态随机存储器中的pMOS负载管。
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公开(公告)号：CN1455457A
公开(公告)日：2003-11-12
申请号：CN03137019.5
申请日：2003-05-29
Applicant: 北京大学
IPC: H01L27/112 , H01L27/115 , H01L21/8246 , H01L21/8247
Abstract: 本发明提供了一种半导体快闪存储器结构，为一MOS晶体管，其沟道区为一垂直于硅衬底的硅墙；沟道区左右两侧依次纵向排列隧穿介质层、浮栅、阻挡介质层、控制栅；分布在沟道区左右两侧的控制栅、浮栅相互自对准。本发明的快闪存储器的制备方法，作为沟道区的垂直硅墙是通过对SOI硅片上的硅膜进行光刻和刻蚀而形成；硅墙两侧的浮栅电极是通过对淀积的多晶硅膜进行各向异性刻蚀而形成，其形成不需任何光刻步骤；控制栅和浮栅的长度是由同一次光刻掩膜所确定，故自然形成相互自对准结构。本发明存储器结构与常规结构相比，栅长度在同等条件下可进一步显著减小，存储器具有更强的可缩小能力，更好的存储性能。
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公开(公告)号：CN100561752C
公开(公告)日：2009-11-18
申请号：CN200710176207.4
申请日：2007-10-23
Applicant: 北京大学
IPC: H01L29/786 , H01L29/06 , H01L21/336
Abstract: 本发明提供一种准双栅MOS晶体管及其制备方法，属于半导体集成电路制造技术领域。该准双栅MOS晶体管的特征在于，包括一在半导体衬底之上的埋置绝缘层，所述埋置绝缘层呈凹形结构；半导体源区和漏区分别嵌入所述凹形结构埋置绝缘层的两个突起内侧，而沟道区位于埋置绝缘层中央凹陷处，所述半导体沟道区两端分别与所述源区和漏区相连；栅介质层位于半导体沟道区之上；栅电极位于栅介质层之上；栅电极侧墙介质层位于栅电极两侧，所述沟道区的上部轻掺杂或未掺杂，其下部重掺杂；准栅电极通过接触孔与沟道区的重掺杂区相连。与现有类似的准双栅MOS晶体管相比，本发明MOS晶体管的偏置电压所受限制减小，寄生效应也大为降低。
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Patent Agency Ranking
公开(公告)号：CN100550326C
公开(公告)日：2009-10-14
申请号：CN200710176291.X
申请日：2007-10-24
Applicant: 北京大学
IPC: H01L21/336
Abstract: 本发明公开了一种制作FinFET晶体管的方法，是选用晶向为(110)的SOI(semiconductor on insulator)晶片为衬底材料，用各向异性的腐蚀方法腐蚀该SOI材料的半导体层形成一侧面光滑且垂直于表面的半导体条，并对该半导体条的中间部分进行重掺杂。然后以该半导体条为衬底，从两侧选择外延生长一半导体膜，再利用重、轻掺杂材料之间足够大的腐蚀选择比，腐蚀掉半导体条的重掺杂区域，留下半导体条的两端和外延层，便形成所需的超薄Fin体。在该Fin体上生长栅介质和栅电极，再进行常规CMOS后道工序，即得到FinFET晶体管。
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公开(公告)号：CN1299364C
公开(公告)日：2007-02-07
申请号：CN03137743.2
申请日：2003-06-23
Applicant: 北京大学
IPC: H01L27/092 , H01L29/78 , H01L21/8238
Abstract: 本发明公开了一种互补金属氧化物半导体集成电路，其目的是提供一种在相同器件尺寸条件下能增加集成电路密度和提高集成电路性能的互补金属氧化物半导体集成电路技术。本发明所提供的互补金属氧化物半导体电路，包括nMOS场效应晶体管和pMOS场效应晶体管在内的半导体器件本体，所述pMOS器件位于所述nMOS器件之上，双方共享同一栅电极；pMOS器件为自对准双栅或环栅结构；pMOS器件与nMOS器件的沟道区相互自对准。本发明还提供了该互补金属氧化物半导体集成电路的两种制备方法。本发明为增加集成电路密度和提高集成电路的性能提供一种新的技术途径。
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公开(公告)号：CN1595660A
公开(公告)日：2005-03-16
申请号：CN200410009320.X
申请日：2004-07-09
Applicant: 北京大学
IPC: H01L29/78 , H01L21/336 , H01L21/76 , H01L21/8238
Abstract: 本发明提供了一种体硅MOS晶体管结构及其制作方法。该体硅MOS晶体管，包括一栅电极，一栅介质层，一对栅电极侧墙介质层，一半导体体区，一源区和一漏区；栅电极位于栅介质层之上；栅介质位于半导体体区之上；半导体体区在栅电极两端的部分分别与源区和漏区相连；晶体管的源漏区的下方各有一绝缘层，绝缘层在结构上与栅电极是自对准的。在制备工艺上，绝缘层是通过填充栅电极两侧的硅槽形成，硅槽是通过自对准腐蚀栅电极两侧的体硅形成，源区和漏区是通过外延或CVD方法形成。本发明的MOS晶体管结构集SOI器件和体硅器件的优点于一体，同时消除或大大改善了SOI器件和体硅器件的主要缺点。
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公开(公告)号：CN100561692C
公开(公告)日：2009-11-18
申请号：CN200710177105.4
申请日：2007-11-09
Applicant: 北京大学
IPC: H01L21/336 , H01L21/266
Abstract: 本发明提供了一种MOS晶体管体区的掺杂方法，属于半导体集成电路及其制造技术领域。该方法是在栅电极两侧形成狭缝，通过该狭缝进行体区的离子注入掺杂。本发明由于体区重掺杂是通过栅电极两侧的狭缝进行，因此，实现了重掺杂区域在沟道区两侧呈条状，该条状重掺杂区能有效屏蔽漏电场对沟道和源端的影响，使器件具有良好的短沟道特性。且该条状重掺杂区在沟道两侧，沟道区内杂质浓度可以很低，使得器件具有高的载流子迁移率和好的亚阈特性。本发明可有效避免或缓解目前常规的体区掺杂方法所带来的问题。
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公开(公告)号：CN101131936A
公开(公告)日：2008-02-27
申请号：CN200710122156.7
申请日：2007-09-21
Applicant: 北京大学
IPC: H01L21/336 , H01L21/84
CPC classification number: H01L29/66795
Abstract: 本发明提供一种利用选择外延工艺制备鳍形场效应晶体管的方法，属于半导体集成电路制造技术领域。该方法采用SOI晶片为衬底，首先在衬底表面生长一层薄介质层，然后进行光刻和刻蚀薄介质层和SOI的半导体膜层形成半导体条，对该半导体条的中间部分进行重掺杂；然后以半导体条为衬底选择外延生长半导体膜，在半导体条的两侧形成无掺杂半导体膜；腐蚀掉半导体条顶部的薄介质层和半导体条中间的重掺杂部分，留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域，以该半导体膜作为超薄Fin体，生长栅介质层和栅电极材料，制得超薄Fin体的鳍形场效应晶体管。本发明Fin体的厚度由外延工艺决定，因此Fin体厚度、Fin体形貌的均匀性都会有很大的提高和改善。
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