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公开(公告)号：CN111435666A
公开(公告)日：2020-07-21
申请号：CN201910027528.0
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种图形化结构的SOI衬底及其制备方法，包括：在第二半导体衬底上形成周期结构并进行离子注入形成剥离界面；在第一半导体衬底上的绝缘层中形成凹槽，凹槽未贯穿绝缘层；键合周期结构及绝缘层，以形成空腔；进行退火工艺加强键合强度，并使周期结构从剥离界面处剥离；其中，键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，退火工艺过程中，所述空腔内的混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。本发明可以使空腔结构在高温环境下，具有与外界大气压相近的内部压强，空腔结构不容易被内外气压差破坏，从而得到具有薄层顶半导体层的图形化结构的SOI衬底。
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公开(公告)号：CN111435648A
公开(公告)日：2020-07-21
申请号：CN201910026972.0
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/265 , H01L21/84 , H01L21/20
Abstract: 本发明提供一种图形化结构的SOI衬底的制备方法，包括：在第二半导体衬底中进行离子注入形成剥离界面；于第一绝缘层中形成凹槽，所述凹槽未贯穿所述第一绝缘层；键合第二半导体衬底及第一绝缘层，以形成空腔；进行退火工艺加强键合强度，并使第二半导体衬底从剥离界面处剥离；其中，键合气氛包括氢气、氢气及氮气的混合气体、氧气及氮气的混合气体、氧气或真空，退火工艺过程中，所述空腔内的混合气体被所述顶半导体层吸收或从所述顶半导体层中扩散出去，以降低所述空腔内的气压。本发明可以使空腔结构在高温环境下，具有与外界大气压相近的内部压强，空腔结构不容易被内外气压差破坏，从而得到具有薄层顶半导体层的图形化结构的SOI衬底。
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公开(公告)号：CN111293214A
公开(公告)日：2020-06-16
申请号：CN201811495201.8
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种基于柔性衬底的磁性隧穿结器件及其制作方法，该器件包括：第一金属连接层，形成于一柔性CMOS电路基底上、第一金属过渡层、固定磁层、隧穿层、自由磁层、第二金属过渡层以及第二金属连接层。本发明采用原子层沉积工艺、化学气相沉积工艺或薄膜剥离-转移工艺制作自由磁层，可以避免隧穿层不被溅射粒子损伤，提高隧穿层的质量。本发明的固定磁层及自由磁层为二维铁磁材料层，其厚度较薄，一方面可以提高磁性隧穿结器件的磁化取向速度，另一方面可以获得较为轻薄的磁性隧穿结器件。本发明可以将磁性隧穿结器件直接制备于柔性衬底电路上，减小了器件制备成本，扩大了其应用范围。
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公开(公告)号：CN111293138A
公开(公告)日：2020-06-16
申请号：CN201811495212.6
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/22
Abstract: 本发明提供一种三维MRAM存储结构及其制作方法，结构包括：第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层；第一连接电路层，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；若干个第二存储层，直接制作于所述第一连接电路层上，以及若干个第二连接电路层，位于相邻的第二存储层之间。本发明与传统工艺相比，不需要硅穿孔(TSV)工艺中先对单层芯片流片、研磨减薄以及对准焊接等步骤，而是直接将多层存储电路通过半导体材料及金属布线层有序的堆叠制备在同一衬底上，其制作工艺与CMOS工艺兼容。
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公开(公告)号：CN108231901A
公开(公告)日：2018-06-29
申请号：CN201810007579.2
申请日：2018-01-04
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336 , G01N27/414
Abstract: 本发明提供一种基于负电容的场效应晶体管、生物传感器及制备方法，场效应晶体管的制备包括：提供半导体衬底，包括底层硅、埋氧层以及顶层硅；定义出沟道图形及连接于两端的源区图形和漏区图形；向所述源区图形及所述漏区图形对应的位置进行性离子注入，形成沟道区以及源区和漏区；于沟道区的表面形成介质层；于介质层表面形成导电层，于导电层表面形成铁电掺杂的铁电性材料层；制作源电极、漏电极以及栅电极。通过上述方案，本发明将传统的场效应晶体管与铁电负电容集成，降低器件的亚阈值摆幅，提高传感灵敏度和响应速度，利于器件功率的降低，另外，本发明采用铁电掺杂的氧化铪作为铁电负电容介质，解决了无机铁电材料难以与CMOS工艺兼容的问题。
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Patent Agency Ranking
公开(公告)号：CN111435642B
公开(公告)日：2022-06-24
申请号：CN201910026963.1
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/78 , H01L29/423 , B82Y10/00
Abstract: 本发明提供一种三维堆叠的半导体纳米线结构及其制备方法，包括：在第二半导体衬底上形成周期结构并进行离子注入形成剥离界面；在第一半导体衬底上的绝缘层中形成凹槽，凹槽未贯穿绝缘层；键合周期结构及绝缘层，以形成空腔；进行退火工艺加强键合强度，并使周期结构从剥离界面处剥离，形成顶半导体层；图形化刻蚀所述顶半导体层并选择性去除牺牲层，以形成悬空并横跨于所述凹槽上的半导体纳米线结构。本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空且向上堆叠的半导体纳米线，在刻蚀出半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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公开(公告)号：CN111435643B
公开(公告)日：2022-01-28
申请号：CN201910027361.8
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/78 , H01L29/423 , B82Y10/00
Abstract: 本发明提供一种三维堆叠的环栅晶体管的制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上且向上堆叠的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于沟道区表面形成注入阻挡层，其显露源区及漏区的制备区域；5)进行离子注入以形成源区及漏区；6)于半导体纳米线表面形成全包围式的栅介质层及栅电极层，并图形化形成栅极结构；7)形成源电极及漏电极。本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，从而实现不同的器件性能要求。本发明在刻蚀半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。本发明可有效提高器件的集成度。
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公开(公告)号：CN109935628B
公开(公告)日：2021-01-19
申请号：CN201910239157.2
申请日：2019-03-27
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L29/08 , H01L21/336 , H01L29/78
Abstract: 本发明提供一种基于图形化SOI衬底的抗辐照晶体管及其制作方法，结构包括：图形化SOI衬底，所述图形化SOI衬底，其绝缘层中具有凹槽，顶半导体层呈十字形半导体岛且完全覆盖所述凹槽，包括第一半导体层及第二半导体层；第一导电类型重掺杂区，形成于所述第二半导体层两端，所述第一导电类型重掺杂区在所述第二方向上的宽度大于所述第二半导体层与所述绝缘层的交叠区域的宽度；栅极结构；第二导电类型的源区及漏区；钝化层以及源电极和漏电极。本发明通过在十字形半导体岛的第二半导体层两端设置第一导电类型重掺杂区，可有效消除总剂量效应导致的漏电沟道，使该器件对总剂量效应零响应。
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公开(公告)号：CN111435682A
公开(公告)日：2020-07-21
申请号：CN201910027365.6
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/775 , H01L29/786 , H01L29/423 , B82Y10/00
Abstract: 本发明提供一种多通道环栅晶体管，包括：半导体衬底；绝缘层，其具有未贯穿所述绝缘层的凹槽；半导体纳米线结构，悬空并横跨于凹槽上，包括位于凹槽两侧的半导体凸台以及连接于凸台上的多根半导体纳米线；栅介质层及栅电极层，包围于半导体纳米线；源区及漏区，形成于半导体纳米线的端部以及半导体凸台，凸台之间的多根半导体纳米线共同形成多通道的沟道区；以及源电极及漏电极。本发明的多通道环栅晶体管下方的凹槽宽度小于半导体纳米线的宽度，可有效避免底层栅与源漏之间不必要的交叠区，降低沟道中的载流子的散射，降低源漏寄生电容，提高器件高频特性。本发明的环栅晶体管具有多个通道，可大大提高晶体管的驱动功率，提高器件的集成度。
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公开(公告)号：CN111435678A
公开(公告)日：2020-07-21
申请号：CN201910027051.6
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L21/336
Abstract: 本发明提供一种环栅晶体管的制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于沟道区表面形成注入阻挡层，所述注入阻挡层显露源区及漏区的制备区域；5)进行离子注入工艺以形成源区及漏区；6)于半导体纳米线表面形成全包围式的栅介质层及栅电极层，并图形化以形成栅极结构；7)形成源电极及漏电极。本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，从而实现不同的器件性能要求。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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