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公开(公告)号：CN104362093A
公开(公告)日：2015-02-18
申请号：CN201410541928.0
申请日：2014-10-14
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
CPC classification number: H01L27/1203 , H01L21/76243 , H01L21/84
Abstract: 本发明提供一种SOI器件结构及其制作方法，该结构包括SOI衬底，SOI衬底的顶层硅中形成有由浅沟槽隔离结构隔离的有源区，所述有源区中形成有MOS晶体管；所述有源区侧壁与所述浅沟槽隔离结构之间形成有一收容空间，所述MOS晶体管还包括一对侧壁栅极，该一对侧壁栅极嵌入所述收容空间中，并与MOS晶体管的栅极连接。本发明通过简单的工艺优化形成3D的SOI器件，无需增加光罩数量，与CMOS工艺兼容；SOI器件结构中除了常规栅极，还包括侧壁栅极，使得有源区侧壁变成沟道，在相同的器件面积下，可以大大增加器件的有效宽度，进而增加驱动电流，提高器件性能；并且STI与侧壁沟道被多晶硅侧壁栅极隔开，使得STI远离有源区侧壁，能够提高器件的抗总剂量辐射能力。
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Patent Agency Ranking
公开(公告)号：CN104377143B
公开(公告)日：2017-07-14
申请号：CN201410509907.0
申请日：2014-09-28
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/66
Abstract: 本发明提供一种测试MOS器件阱电阻的方法，所述测试MOS器件阱电阻的方法至少包括：选取芯片中的一个MOS管，将其源极及体区接地，并在栅极加上工作电压VDD，在漏极加上扫描电流ID，同时测量漏极电压VD及体区电流Ibody；绘制VD‑ID曲线，寻找曲线中的漏极电压反转点，记录该反转点所对应的漏极电流ID,turn，通过公式Rw=Vpt/Ibody，turn计算得到阱电阻Rw。本发明选取芯片中本身存在的MOS管作为测试结构来测试阱电阻，不需要额外设计用来测量阱电阻的测试结构，从而节省芯片面积，降低制造成本；本发明还可以进一步根据MOS管的沟道长度、宽度参数得到MOS管的阱方块电阻；为了提高提取精度，本发明可以选取器件尺寸（沟道长度、宽度）较大的MOS管，以减小LDD区域对测试精度的影响。
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公开(公告)号：CN104465651B
公开(公告)日：2017-06-16
申请号：CN201410712386.9
申请日：2014-11-28
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种SOI ESD两级保护网络，包括：第一级保护网络，由第一二极管及第二二极管组成；第二级保护网络，包括PMOS晶体管、外接电阻、缓冲电阻和硅控整流器，其中，所述缓冲电阻的第一端接保护网络的输入端，第二端接所述硅控整流器的P型层及N阱区，并作为保护网络的输出端，所述PMOS晶体管的栅端和体端接电源线，源端接保护网络的输入端，漏端接所述外接电阻的第一端，并与所述硅控整流器的P阱区连接，所述外接电阻的第二端接地线，所述硅控整流器的N型层接地线。本项发明的SOI硅控整流器采用动态触发的原理，可以大大提高二级保护的反应速度，并大大降低内部电路栅击穿的可能性。
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公开(公告)号：CN104392992B
公开(公告)日：2017-04-19
申请号：CN201410738258.1
申请日：2014-12-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明提供一种基于SOI的硅控整流器ESD保护器件结构，包括SOI衬底；所述SOI衬底的顶层硅中定义有有源区，所述有源区中形成有P阱及N阱；其中：所述有源区表面形成有假栅极型硅化物隔离结构，所述假栅极型硅化物隔离结构周围的有源区表面形成有金属硅化物层。本发明利用假栅极型硅化物隔离结构来实现有源区中不同类型重掺杂区以及阱区之间的金属硅化物阻隔，其中，该假栅极可与SOI衬底上其它区域的正常栅极结构同时制作，从而减少了一层硅化物阻挡层掩膜版，有利于节约生产成本；制作工艺与SOI CMOS工艺完全兼容，具有很强的设计可行性；本发明的ESD保护器件结构可以单独使用，也可以结合其他外部电路或器件使用，达到更好的抗ESD保护效果。
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公开(公告)号：CN104392992A
公开(公告)日：2015-03-04
申请号：CN201410738258.1
申请日：2014-12-05
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02
Abstract: 本发明提供一种基于SOI的硅控整流器ESD保护器件结构，包括SOI衬底；所述SOI衬底的顶层硅中定义有有源区，所述有源区中形成有P阱及N阱；其中：所述有源区表面形成有假栅极型硅化物隔离结构，所述假栅极型硅化物隔离结构周围的有源区表面形成有金属硅化物层。本发明利用假栅极型硅化物隔离结构来实现有源区中不同类型重掺杂区以及阱区之间的金属硅化物阻隔，其中，该假栅极可与SOI衬底上其它区域的正常栅极结构同时制作，从而减少了一层硅化物阻挡层掩膜版，有利于节约生产成本；制作工艺与SOICMOS工艺完全兼容，具有很强的设计可行性；本发明的ESD保护器件结构可以单独使用，也可以结合其他外部电路或器件使用，达到更好的抗ESD保护效果。
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公开(公告)号：CN102437179A
公开(公告)日：2012-05-02
申请号：CN201110402796.X
申请日：2011-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/423 , H01L29/78
Abstract: 本发明提供一种抗总剂量辐射加固深亚微米器件的版图结构，包括具有源区、漏区及沟道区的有源区、位于所述有源区四周侧的浅沟道隔离槽、位于所述沟道区上且采用双边缘超出有源区结构的栅区、以及两个虚设浅沟道隔离槽，其中，所述两虚设浅沟道隔离槽间隔设置于所述有源区内且与所述栅区相互垂直。在原始的版图结构中增加了虚设浅沟槽隔离氧化物，使得器件沟道区边缘的栅延长到隔离氧化物区域宽度减小，阻止源漏之间形成漏电路径，从而达到抗总剂量加固的目的。本发明工艺简单，适用于大规模的工业生产。
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