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公开(公告)号：CN111435682A
公开(公告)日：2020-07-21
申请号：CN201910027365.6
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/775 , H01L29/786 , H01L29/423 , B82Y10/00
Abstract: 本发明提供一种多通道环栅晶体管，包括：半导体衬底；绝缘层，其具有未贯穿所述绝缘层的凹槽；半导体纳米线结构，悬空并横跨于凹槽上，包括位于凹槽两侧的半导体凸台以及连接于凸台上的多根半导体纳米线；栅介质层及栅电极层，包围于半导体纳米线；源区及漏区，形成于半导体纳米线的端部以及半导体凸台，凸台之间的多根半导体纳米线共同形成多通道的沟道区；以及源电极及漏电极。本发明的多通道环栅晶体管下方的凹槽宽度小于半导体纳米线的宽度，可有效避免底层栅与源漏之间不必要的交叠区，降低沟道中的载流子的散射，降低源漏寄生电容，提高器件高频特性。本发明的环栅晶体管具有多个通道，可大大提高晶体管的驱动功率，提高器件的集成度。
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公开(公告)号：CN111435678A
公开(公告)日：2020-07-21
申请号：CN201910027051.6
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L21/336
Abstract: 本发明提供一种环栅晶体管的制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于沟道区表面形成注入阻挡层，所述注入阻挡层显露源区及漏区的制备区域；5)进行离子注入工艺以形成源区及漏区；6)于半导体纳米线表面形成全包围式的栅介质层及栅电极层，并图形化以形成栅极结构；7)形成源电极及漏电极。本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，从而实现不同的器件性能要求。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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公开(公告)号：CN111435642A
公开(公告)日：2020-07-21
申请号：CN201910026963.1
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L29/78 , H01L29/423 , B82Y10/00
Abstract: 本发明提供一种三维堆叠的半导体纳米线结构及其制备方法，包括：在第二半导体衬底上形成周期结构并进行离子注入形成剥离界面；在第一半导体衬底上的绝缘层中形成凹槽，凹槽未贯穿绝缘层；键合周期结构及绝缘层，以形成空腔；进行退火工艺加强键合强度，并使周期结构从剥离界面处剥离，形成顶半导体层；图形化刻蚀所述顶半导体层并选择性去除牺牲层，以形成悬空并横跨于所述凹槽上的半导体纳米线结构。本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空且向上堆叠的半导体纳米线，在刻蚀出半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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公开(公告)号：CN111293215A
公开(公告)日：2020-06-16
申请号：CN201811495831.5
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L43/12 , H01L43/10 , H01L27/22 , C23C16/455 , C23C16/06
Abstract: 本发明提供一种基于二维自由磁层的磁性隧穿结器件及其制作方法，该器件包括：第一金属连接层，形成于一CMOS电路基底上，且与MOS管的漏极连接；第一金属过渡层；固定磁层；隧穿层；自由磁层，所述自由磁层为二维铁磁材料层；第二金属过渡层；第二金属连接层。本发明在制作完隧穿层之后，采用原子层沉积工艺、化学气相沉积工艺或薄膜剥离-转移工艺制作自由磁层，相比于溅射工艺来说，可以避免隧穿层不被溅射粒子损伤，提高隧穿层的质量。本发明的自由磁层为二维铁磁材料层，其厚度较薄，一方面可以提高磁性隧穿结器件的磁化取向速度，另一方面可以获得较为轻薄的磁性隧穿结器件。
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公开(公告)号：CN111293137A
公开(公告)日：2020-06-16
申请号：CN201811495173.X
申请日：2018-12-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/22 , H01L23/528 , H01L21/768
Abstract: 本发明提供一种基于二维CMOS的三维MRAM存储结构及其制作方法，结构包括：第一存储层，包括CMOS电路基底、磁性隧穿结器件、源线金属层、字线金属层以及位线金属层；第一连接电路层，用以提供存储层的读写信号，并提供相邻两存储层之间的信号连接通路；若干个第二存储层，其采用二维半导体材料形成二维CMOS电路层，以及若干个第二连接电路层，位于相邻的第二存储层之间。本发明不需要硅穿孔工艺中先对单层芯片流片、研磨减薄以及对准焊接等步骤，而是直接将多层存储电路堆叠制备在同一衬底上，其制作工艺与CMOS工艺兼容。本发明的二维CMOS器件无须经过400～500℃以上高温处理，可提高器件的性能及工艺稳定性。
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Patent Agency Ranking
公开(公告)号：CN111435649B
公开(公告)日：2023-12-01
申请号：CN201910027054.X
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/762 , H01L21/3065 , H01L27/12 , B82Y40/00
Abstract: 本发明提供一种基于图形化SOI衬底的半导体纳米线结构及其制备方法，包括：在第二半导体衬底中进行离子注入形成剥离界面；于第一绝缘层中形成凹槽，所述凹槽未贯穿所述第一绝缘层；键合第二半导体衬底及第一绝缘层，以形成空腔；进行退火工艺加强键合强度，并使第二半导体衬底从剥离界面处剥离，形成顶半导体层；图形化刻蚀所述顶半导体层，以形成悬空并横跨于所述凹槽上的半导体纳米线结构。本发明先制作出图形化结构的SOI衬底，该SOI衬底可通过干法刻蚀直接制备镂空的半导体纳米线，在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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公开(公告)号：CN111435641B
公开(公告)日：2022-06-24
申请号：CN201910027040.8
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335 , H01L29/775 , H01L29/423 , B82Y10/00 , B82Y40/00
Abstract: 本发明提供一种三维堆叠的环栅晶体管及其制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上且向上堆叠的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于半导体纳米线表面形成全包围式的栅介质层及栅电极层；5)以栅电极层为掩膜，离子注入以形成源区及漏区；6)去除栅电极层包围以外的栅介质层；7)于源区及漏区形成源电极及漏电极。本发明采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。本发明可有效提高器件的集成度。
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公开(公告)号：CN111435678B
公开(公告)日：2021-08-20
申请号：CN201910027051.6
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/06 , H01L21/336
Abstract: 本发明提供一种环栅晶体管的制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于沟道区表面形成注入阻挡层，所述注入阻挡层显露源区及漏区的制备区域；5)进行离子注入工艺以形成源区及漏区；6)于半导体纳米线表面形成全包围式的栅介质层及栅电极层，并图形化以形成栅极结构；7)形成源电极及漏电极。本发明的环栅晶体管采用后栅工艺制备，可有效提高栅极材料的选择范围，从而实现不同的器件性能要求。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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公开(公告)号：CN111435641A
公开(公告)日：2020-07-21
申请号：CN201910027040.8
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/335 , H01L29/775 , H01L29/423 , B82Y10/00 , B82Y40/00
Abstract: 本发明提供一种三维堆叠的环栅晶体管及其制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上且向上堆叠的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于半导体纳米线表面形成全包围式的栅介质层及栅电极层；5)以栅电极层为掩膜，离子注入以形成源区及漏区；6)去除栅电极层包围以外的栅介质层；7)于源区及漏区形成源电极及漏电极。本发明采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。本发明可有效提高器件的集成度。
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公开(公告)号：CN111435644B
公开(公告)日：2022-06-24
申请号：CN201910027378.3
申请日：2019-01-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336 , H01L21/265 , H01L21/266 , H01L29/78 , H01L29/06 , H01L29/10
Abstract: 本发明提供一种环栅晶体管及其制备方法，方法包括：1)提供SOI衬底，其绝缘层中形成有凹槽；2)形成悬空并横跨于凹槽上的半导体纳米线结构；3)对半导体纳米线结构进行圆化及减薄；4)于半导体纳米线表面形成全包围式的栅介质层，于栅介质层表面形成栅电极层；5)以栅电极层作为掩膜，进行离子注入工艺以形成源区及漏区；6)去除栅电极层包围以外的栅介质层；7)于源区及漏区形成源电极及漏电极。本发明采用栅电极层作为掩膜进行源区及漏区的自对准注入，可有效提高工艺稳定性以及注入精度，并可有效降低工艺成本。本发明在制备半导体纳米线时，不需要进行各项同性的湿法腐蚀，可有效避免内凹性空腔的产生。
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