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公开(公告)号：CN113052307A
公开(公告)日：2021-06-29
申请号：CN202110281982.6
申请日：2021-03-16
Applicant: 上海交通大学
Abstract: 本发明提供了一种面向忆阻器加速器的神经网络模型压缩方法及系统，涉及基于忆阻器的神经网络加速器技术领域，该方法包括：步骤1：通过阵列感知的规则化增量剪枝算法，裁剪原始网络模型获得忆阻器阵列友好的规则化稀疏模型；步骤2：通过二的幂次量化算法，降低ADC精度需求和忆阻器阵列中低阻值器件个数以总体降低系统功耗。本发明能够解决原始模型映射到忆阻器加速器上时硬件资源消耗过大的问题以及ADC单元和计算阵列功耗过高的问题。
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公开(公告)号：CN112612744A
公开(公告)日：2021-04-06
申请号：CN202011471974.X
申请日：2020-12-14
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于数据流解耦的可重构阵列映射方法，涉及可重构阵列的映射布局领域，首先，在原始DFG(Data Flow Graph,数据流图)中执行速率失配的区域间加入DE(Decouple Element,解耦单元)，对数据流进行解耦；其次，利用一种“局部紧密，全局稀疏”的分簇式互连结构，将解耦后的所述数据流分隔在若干个规则的互连区域内；最后，通过一种分布式多阶段的布局算法，对每块所述互连区域内的所述数据流进行物理布局。本发明可以提高阵列的执行效率，完成了各种类型的单元的高效映射，并提升布局的速度和质量。
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公开(公告)号：CN110059041A
公开(公告)日：2019-07-26
申请号：CN201910222966.2
申请日：2019-03-22
Applicant: 上海交通大学
Abstract: 本发明传输系统，包括相互连接的发送电路和接收电路；发送电路至少包括一时钟产生电路，接收电路至少包括一时钟恢复电路，时钟产生电路与时钟恢复电路相互耦合；其中时钟产生电路包括多个相互耦合的发送自定时振荡环；时钟恢复电路包括多个相互耦合的接收自定时振荡环。与现有技术相比，本发明具有如下的有益效果：可以提高发送端和接收端时钟的同步性能，减少接收电路设计的复杂性。
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公开(公告)号：CN105468568B
公开(公告)日：2018-06-05
申请号：CN201510779977.2
申请日：2015-11-13
Applicant: 上海交通大学
Abstract: 本发明公开了一种粗粒度可重构计算系统，用于执行应用程序的源代码的串行执行部分和并行执行部分，其中的并行执行部分被转换为配置信息。本发明包括通用处理器核、粗粒度可重构阵列、主存储器、共享存储器和配置信息存储器。粗粒度可重构阵列执行该并行执行部分，包括成阵列排布的多个执行单元；各执行单元包括三个多路复用器、运算器和寄存器堆，多路复用器接收输入数据，运算器执行运算并将运算结果输出到阵列之外、输出到下一行的任意一个执行单元中以及输出到寄存器堆。本发明的粗粒度可重构计算系统适用的应用类型广，硬件代价低且能保证良好的性能，节省了配置时间，提升了效率。
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公开(公告)号：CN105487838A
公开(公告)日：2016-04-13
申请号：CN201510817591.6
申请日：2015-11-23
Applicant: 上海交通大学
IPC: G06F9/38
CPC classification number: G06F9/3836
Abstract: 本发明提出一种动态可重构处理器的任务级并行调度方法与系统，其中该系统包括主控制器、多个可重构处理单元、主存储器、直接存储访问和系统总线，其中，所述每个可重构处理单元由协控制器、多个负责可重构计算的可重构处理单元阵列和多个用于数据存储的共享存储器组成，其中所述可重构处理单元阵列和共享存储器相邻排列，所述共享存储器可被周围相连的两个可重构处理单元阵列所读写。本发明提出的动态可重构处理器的任务级并行调度方法与系统，通过调节调度方法能够针对不同的任务进行不同的调度方式，基本所有并行任务均能在这种可重构处理器上得到好的并行加速。
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Patent Agency Ranking
公开(公告)号：CN102438149B
公开(公告)日：2014-06-18
申请号：CN201110303689.1
申请日：2011-10-10
Applicant: 上海交通大学
IPC: H04N19/625
Abstract: 本发明涉及一种基于可重构技术的AVS反变换的实现方法，包括以下步骤：首先，进行算法分析，即分析算法的C代码，提取出算法的DFG，得到算法的数据传输需求；然后，根据算法分析的结果和可重构阵列的架构，对DFG进行分割和映射，设计出最优的数据传输的方案；其次，根据上面两步的结果，利用配置工具，生成可重构阵列的配置字；最后，通过ARM处理器将配置信息载入到可重构阵列的配置信息存储器中，以此将可重构阵列配置成为了一个专用于执行反变换的加速模块。本发明不需要经过复杂的芯片设计过程，可以大大的节省开发时间和开发费用，实用性很高。
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公开(公告)号：CN114418072B
公开(公告)日：2024-12-17
申请号：CN202210104656.2
申请日：2022-01-28
Applicant: 上海交通大学
IPC: G06N3/0464 , G06N3/063 , G11C13/00
Abstract: 本发明公开了一种面向多核忆阻器存算一体平台的卷积算子映射方法，涉及忆阻器存算一体平台技术领域。同时考虑输入数据的局部性及核间通信开销，并将总的通信代价作为优化目标，最终得到整体通信开销较小的映射方案。本发明所提出的方法综合考虑了直接读写存储器带来的通信代价与多核同步所带来的通信代价，可有效重复利用输入数据，发挥忆阻器阵列的并行性，得到通信代价较小的映射方案。本发明所提出的方法实现较为简单，可移植性强，可添加于神经网络编译器后端执行，完成面向忆阻器存算一体平台的卷积算子映射。
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公开(公告)号：CN112613598B
公开(公告)日：2023-04-07
申请号：CN202011454516.5
申请日：2020-12-10
Applicant: 上海交通大学
Abstract: 本发明公开了一种基于FPGA模拟的阻变神经网络加速器评估方法，涉及存算一体体系结构领域，包括存算一体通用指令集的编译、架构模型的建立、加速器的软硬件实现以及深度神经网络的性能评估。为加快仿真速度，本文通过分析现有阻变神经网络加速器的架构通用性，利用FPGA资源的高度并行性和运行时指令驱动的灵活模拟方式，通过对有限硬件资源的分时复用，支持主流阻变神经网络加速器架构和指令集的功能模拟，并针对主流网络给出详尽的性能评估。相比传统的硬件模拟器，本发明可以在不修改硬件结构的前提下支持更多神经网络的映射和性能评估；相比传统的软件模拟器，针对深度神经网络，本发明大大缩短了仿真时间。
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公开(公告)号：CN115277551A
公开(公告)日：2022-11-01
申请号：CN202210898679.5
申请日：2022-07-28
Applicant: 上海交通大学
IPC: H04L45/586 , H04L45/74
Abstract: 本发明提供了一种基于环形结构的模块化三维片上网络无死锁路由系统和方法，包括：三维片上网络的虚拟通道配置结构：顶层路由器各方向具有2条虚拟通道；有源中介层路由器X方向具有1条虚拟通道；Y方向使用环形结构，具有2条虚拟通道；中介层部分环形结构：在二维阵列的基础上，X方向保持不变且仅一条虚拟通道；Y方向增设首尾相接的额外通道构成环形结构，且每两个路由器之间具有两条虚拟通道；数据包传输选择模块：选择芯片内数据包、跨芯片数据包的传输方式。本发明能够有效避免死锁问题，同时在中介层Y方向节点较多的网络中具有较高的网络传输速率。
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公开(公告)号：CN114398308A
公开(公告)日：2022-04-26
申请号：CN202210053673.8
申请日：2022-01-18
Applicant: 上海交通大学
IPC: G06F15/78
Abstract: 本发明公开了基于数据驱动粗粒度可重构阵列的近内存计算系统，属于高能效比的近内存计算架构领域。所述计算系统为异构加速系统，分为三个层次，分别为片外主控层、三维加速器的逻辑层和存储层；所述片外主控层由主处理器和处理器主内存组成，主处理器通过总线将需要计算的数据从处理器主内存搬运至近内存计算架构的存储层，将配置信息通过总线搬运至逻辑层各可重构阵列的配置信息寄存器，将配置任务参数通过总线发送至各可重构阵列的配置信息调度器，在搬运完成后通过总线发出开始计算信号，可重构阵列开始进行计算任务；所述逻辑层由16个粗粒度可重构阵列作为计算逻辑，阵列通过内部总线连接到各内存控制器，实现对不同内存通道的访问。
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