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公开(公告)号：CN113113064B
公开(公告)日：2024-05-24
申请号：CN202110518201.0
申请日：2021-05-12
Applicant: 上海交通大学
IPC: G11C11/4074 , G11C11/4094
Abstract: 本发明公开了一种SRAM存储单元电路，包括第一反相器以及第二反相器，所述第一反相器与所述第二反相器构成一负反馈电路以降低漏电流。本发明的电路中第一PMOS管、第三PMOS管、第一NMOS管和第三NMOS管构成的第一反相器，相比于传统的反相器，第三PMOS管和第三NMOS管能够在确保反相功能的前提下将漏电路径置于深度截止的状态，从而将漏电流降低两到三个数量级。类似的，第二PMOS管、第四PMOS管、第二NMOS管和第四NMOS管构成的第二反相器，相比于传统反相器具有更低的静态功耗。第一反相器和第二反相器形成反馈结构，可以存储相反的数据，并显著降低整体存储单元的静态功耗。
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公开(公告)号：CN117079687A
公开(公告)日：2023-11-17
申请号：CN202210487335.5
申请日：2022-05-06
Applicant: 上海交通大学
Abstract: 本发明提供一种利用ReRAM器件进行数据存储的nvSRAM‑CIM单元电路，包括:SRAM存储单元，SRAM存储单元包括6管SRAM存储单元和一个控制管；ReRAM数据存储电路，ReRAM数据存储电路与SRAM存储单元的Q节点连接；SRAM存储单元中的权值存储至ReRAM数据存储电路中；ReRAM数据存储电路中存储的权值恢复至SRAM存储单元中；利用SRAM存储单元中的权值进行存内计算。本发明实现高能效的神经网络运行；将神经网络的权值存储在阵列内的ReRAM器件中，可以实现对大规模神经网络权值的高密度存储和阵列级并行的神经网络权值载入，避免了从片外对权值进行读取，降低数据搬运的功耗，进而提高神经网络加速器的能效；同时，提出了神经网络权值映射方法对网络权值进行映射，提高硬件的资源利用率。
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公开(公告)号：CN109521995A
公开(公告)日：2019-03-26
申请号：CN201811299080.X
申请日：2018-11-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种内嵌于忆阻器阵列的逻辑运算装置的计算方法，利用反向连接的差分单元结构实现互补形式的输入表示，利用阵列本身在位线上的“线或”操作实现最大项；通过将敏感放大器输出的最大项取反得到最小项；引入运算单元CU完成最大项或最小项的合并；所述利用运算单元CU缓存迭代过程中产生的中间结果的方法为：复用传统存储阵列中的行缓冲，用于在运算过程中缓存迭代产生的中间结果。本发明通过差分单元结构及运算单元的引入，丰富了逻辑原语，使电路以“积之和/和之积”的方式进行运算，同时大幅减少写回操作，从而有效的提高的运算效率。
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公开(公告)号：CN116931872A
公开(公告)日：2023-10-24
申请号：CN202210358050.1
申请日：2022-04-06
Applicant: 上海交通大学
Abstract: 本发明提供了一种近似计算电路，包括：存算子阵列，包括：多个呈矩阵式排列的存算单元，每个存算单元用于存储数字域的权重信号以及接收数字域的输入信号，对输入信号和权重信号进行点乘计算，并输出点乘结果；近似加法树，包括：从下至上依次连接的第1层～第n层加法器链路，第1层加法器链路的输入为多个点乘结果，上一层的加法器链路接收下一层的加法器链路的运算结果，第n层加法器链路输出累加和的结果；存算单元和加法器链路均分别由碳基材料的NMOS管和PMOS管组成。本发明减少了模拟域存算中模数转换的电路和过程，并且利用近似计算机制节省了数字域存算的面积和开销，同时，相比于模拟域运算提高了运算结果的准确度。
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Patent Agency Ranking
公开(公告)号：CN109521995B
公开(公告)日：2023-05-12
申请号：CN201811299080.X
申请日：2018-11-02
Applicant: 上海交通大学
Abstract: 本发明公开了一种内嵌于忆阻器阵列的逻辑运算装置的计算方法，利用反向连接的差分单元结构实现互补形式的输入表示，利用阵列本身在位线上的“线或”操作实现最大项；通过将敏感放大器输出的最大项取反得到最小项；引入运算单元CU完成最大项或最小项的合并；所述利用运算单元CU缓存迭代过程中产生的中间结果的方法为：复用传统存储阵列中的行缓冲，用于在运算过程中缓存迭代产生的中间结果。本发明通过差分单元结构及运算单元的引入，丰富了逻辑原语，使电路以“积之和/和之积”的方式进行运算，同时大幅减少写回操作，从而有效的提高的运算效率。
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公开(公告)号：CN113223588A
公开(公告)日：2021-08-06
申请号：CN202110656014.9
申请日：2021-06-11
Applicant: 上海交通大学
Abstract: 本发明提供了本发明提供了一种位线电压读取装置，包括：第一门控偏斜反相器，与位线连通，用于检测位线电压由1/2VDD到VDD变化的情形，并输出电压，当位线电压变化时，输出电压由VDD翻转为零；第二门控偏斜反相器，与位线连通，用于检测位线电压从1/2VDD到零的变化情形，并输出电压，当位线电压变化时，输出电压由零翻转为VDD；时间数字转换电路，与第一门控偏斜反相器和第二门控偏斜反相器连通，用于检测第一门控偏斜反相器和第二门控偏斜反相器的输出电压的翻转时间，以检测正在被访问的一行存储单元中的在访问开始前的初始电压和数据保持时间。本发明通过读取位线电压上的变化从而检测与位线连接的存储单元的数据保持时间。
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公开(公告)号：CN113113064A
公开(公告)日：2021-07-13
申请号：CN202110518201.0
申请日：2021-05-12
Applicant: 上海交通大学
IPC: G11C11/4074 , G11C11/4094
Abstract: 本发明公开了一种SRAM存储单元电路，包括第一反相器以及第二反相器，所述第一反相器与所述第二反相器构成一负反馈电路以降低漏电流。本发明的电路中第一PMOS管、第三PMOS管、第一NMOS管和第三NMOS管构成的第一反相器，相比于传统的反相器，第三PMOS管和第三NMOS管能够在确保反相功能的前提下将漏电路径置于深度截止的状态，从而将漏电流降低两到三个数量级。类似的，第二PMOS管、第四PMOS管、第二NMOS管和第四NMOS管构成的第二反相器，相比于传统反相器具有更低的静态功耗。第一反相器和第二反相器形成反馈结构，可以存储相反的数据，并显著降低整体存储单元的静态功耗。
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公开(公告)号：CN111951848A
公开(公告)日：2020-11-17
申请号：CN202010832159.5
申请日：2020-08-18
Applicant: 上海交通大学
IPC: G11C11/408 , G11C11/4094 , G11C11/4097
Abstract: 本发明提供例了一种嵌入式动态随机存储器增益单元及其操作方法，增益单元包括写传输晶体管，第一读传输晶体管、第二读传输晶体管和写耦合晶体管，以及写字线、写位线、读字线、读位线、写耦合控制线；写传输晶体管的栅极连接写字线；第二读传输晶体管的栅极连接电荷存储节点，源极或漏极中的一极连接固定电位；写耦合晶体管的源极与漏极连接写耦合控制线，写耦合晶体管的栅极连接电荷存储节点。增益单元增大了存储节点的等效寄生电容；在写操作时，偏向性的增强关键数据的强度，而不破坏非关键数据的强度，在相同的电源电压下，写入的0和1具有更大的电压差；具有高数据保持时间及低刷新频率的特点。
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公开(公告)号：CN111262562A
公开(公告)日：2020-06-09
申请号：CN202010136969.7
申请日：2020-03-02
Applicant: 上海交通大学
IPC: H03K5/26
Abstract: 本发明提供了一种亚稳态检测电路，包括：时钟振荡器产生第一时钟信号；窗口产生电路延迟第一时钟信号，以及产生第二时钟信号；第一同步器接收输入信号并对输入信号进行同步，以及检测输入信号是否在第二时钟信号的检测窗口内翻转并输出第一输出信号；第二同步器接收输入信号并对输入信号进行同步，以及检测输入信号是否在第一时钟信号的检测窗口内翻转，并输出第二输出信号；异或门装置的输入端接收第一输出信号和第二输出信号并输出第三输出信号，通过第三输出信号判断输入信号是否将导致所述第一同步器或者所述第二同步器发生亚稳态。该方法能够在亚稳态发生前检测出输入信号可能导致同步器发生亚稳态的情形。
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