半导体器件
    12.
    发明公开

    公开(公告)号:CN106033768A

    公开(公告)日:2016-10-19

    申请号:CN201510102793.2

    申请日:2015-03-09

    CPC classification number: H01L29/0623

    Abstract: 本公开提供一种半导体器件,所述半导体器件包括:第一导电型主体层;第二导电型电场限制环,设置在第一导电型主体层的上部中;电阻层,设置在第二导电型电场限制环之下;第二导电型阳极层,设置在第一导电型主体层的上部上。由于电阻层设置在第二导电型电场限制环之下,可有优势地影响半导体器件的击穿电压并提高半导体器件的耐用性。

    功率半导体器件
    13.
    发明公开

    公开(公告)号:CN105609540A

    公开(公告)日:2016-05-25

    申请号:CN201510312366.7

    申请日:2015-06-08

    CPC classification number: H01L29/0619

    Abstract: 提供了一种功率半导体器件。所述功率半导体器件包括:漂移层,具有第一导电型;集电极层,具有第二导电型,并形成在所述漂移层之下;集电极,设置在所述集电极层的下部的至少一部分上,所述集电极使用与所述集电极层具有整流接触的金属形成。

    半导体器件
    14.
    发明公开

    公开(公告)号:CN103794646A

    公开(公告)日:2014-05-14

    申请号:CN201310024226.0

    申请日:2013-01-22

    CPC classification number: H01L29/7397 H01L29/0804

    Abstract: 本发明提供了一种半导体器件,包括:第一半导体区,具有第一导电类型;第二半导体区,具有第二导电类型,并且形成在第一半导体区的一个表面上;第三半导体区,具有第一导电类型,并且形成在第二半导体区的一个表面上;栅极电极,形成在穿过第二半导体区和第三半导体区以到达第一半导体区的内部的沟槽中;以及空穴注入单元,形成在栅极电极和第一半导体区之间。

    半导体器件及其制造方法
    15.
    发明公开

    公开(公告)号:CN103178103A

    公开(公告)日:2013-06-26

    申请号:CN201210436494.9

    申请日:2012-11-05

    Inventor: 徐东秀 朴在勋

    Abstract: 提供一种半导体器件及其制造方法。所述半导体器件包括半导体衬底,该半导体衬底有正表面和背表面,以及具有自该半导体衬底的正表面后向布置的p型杂质层、低浓度n型杂质层和n型杂质层,所述n型杂质层中具有高浓度p型杂质区并且所述n型杂质层和所述高浓度p型杂质区被暴露于所述背表面;以及深槽,该深槽在所述半导体衬底中垂直形成,该深槽在所述半导体衬底的正表面上开口并且具有与所述高浓度p型杂质区相连的底部表面。这里,可以增加杂质的激活率并且避免薄膜处理期间晶圆的损坏。

    半导体器件及其制造方法
    17.
    发明授权

    公开(公告)号:CN103178103B

    公开(公告)日:2016-06-22

    申请号:CN201210436494.9

    申请日:2012-11-05

    Inventor: 徐东秀 朴在勋

    Abstract: 提供一种半导体器件及其制造方法。所述半导体器件包括半导体衬底,该半导体衬底有正表面和背表面,以及具有自该半导体衬底的正表面后向布置的p型杂质层、低浓度n型杂质层和n型杂质层,所述n型杂质层中具有高浓度p型杂质区并且所述n型杂质层和所述高浓度p型杂质区被暴露于所述背表面;以及深槽,该深槽在所述半导体衬底中垂直形成,该深槽在所述半导体衬底的正表面上开口并且具有与所述高浓度p型杂质区相连的底部表面。这里,可以增加杂质的激活率并且避免薄膜处理期间晶圆的损坏。

    半导体器件及其制造方法
    18.
    发明授权

    公开(公告)号:CN103178113B

    公开(公告)日:2016-06-08

    申请号:CN201210295888.7

    申请日:2012-08-17

    Inventor: 朴在勋 徐东秀

    Abstract: 本发明提供了半导体器件及其制造方法,能够通过在电极与栅极的突起区域的侧面之间形成电容并增加栅源的电容来消除短路现象。该半导体器件可包括:半导体本体,具有预定的体积;源极,形成在半导体本体的上表面上;栅极,形成在半导体本体的沟槽中,并具有从半导体本体的上表面向上突起的突起区域,该沟槽其具有预定的深度并且该突起区域具有根据要设置的电容的水平而改变的突起高度;以及电极,电连接至源极,以与栅极的突起区域的侧面一起形成电容。

    功率半导体设备
    20.
    发明公开

    公开(公告)号:CN103839995A

    公开(公告)日:2014-06-04

    申请号:CN201310114557.3

    申请日:2013-04-03

    Abstract: 本发明公开了一种功率半导体设备。该功率半导体设备包括第二导电型第一结终端扩展(JTE)层被形成为使得该第二导电型第一JTE层与第二导电型阱层的一侧相接触;第二导电型第二JTE层,与所述第二导电型第一JTE层形成在同一直线上,并且被形成为使得该第二导电型第二JTE层在所述基底的长度方向与所述第二导电型第一JTE层相隔离;以及多晶硅层,被形成为使得与所述第二导电型阱层和所述第二导电型第一JTE层的上部相接触。

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