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公开(公告)号：CN118412374A
公开(公告)日：2024-07-30
申请号：CN202410111703.5
申请日：2024-01-26
Applicant: 三星电子株式会社
IPC: H01L29/41 , H01L29/06 , H01L23/52 , H01L23/535 , H01L27/085
Abstract: 提供了一种集成电路装置。装置包括：下源极/漏极区域；下接触件，其分别在下源极/漏极区域的底表面上；上源极/漏极区域，其在竖直方向上与下源极/漏极区域间隔开；上接触件，其分别在上源极/漏极区域的上表面上；以及第一竖直导电轨，其电连接至下接触件和上接触件的第一接触件；第一竖直导电轨，其在竖直方向上延伸，并且包括在第一竖直水平处具有第一上表面的第一部分和在低于第一竖直水平的第二竖直水平处具有第二上表面的第二部分。第二部分在竖直方向上与上接触件中的第一上接触件重叠。
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公开(公告)号：CN116093081A
公开(公告)日：2023-05-09
申请号：CN202211324392.8
申请日：2022-10-27
Applicant: 三星电子株式会社
Abstract: 提供了集成电路器件的电阻器结构及其形成方法。电阻器结构可以包括：基板；上半导体层，可在垂直方向上与基板间隔开；下半导体层，可在基板和上半导体层之间；以及第一电阻器接触和第二电阻器接触，可在水平方向上彼此间隔开。上半导体层、下半导体层和基板的一部分中的至少一个可以接触第一电阻器接触和第二电阻器接触。
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公开(公告)号：CN114823678A
公开(公告)日：2022-07-29
申请号：CN202111527193.2
申请日：2021-12-14
Applicant: 三星电子株式会社
IPC: H01L27/11
Abstract: 提供了一种半导体器件及其制造方法。该半导体器件包括静态随机存取存储器(SRAM)，其包括设置在第一层和第二层中的多个晶体管。第一层包括在多个晶体管当中的第一晶体管的第一共享栅极和第二晶体管的第二共享栅极。第二层设置在第一层上方并且包括在多个晶体管当中的第三晶体管的第三共享栅极和第四晶体管的第四共享栅极。第三共享栅极设置在第一共享栅极上方，第四共享栅极设置在第二共享栅极上方。SRAM进一步包括第一共享接触、第二共享接触、连接第四共享栅极和第一共享接触的第一交叉联接接触、以及连接第三共享栅极和第二共享接触的第二交叉联接接触。
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公开(公告)号：CN110021668A
公开(公告)日：2019-07-16
申请号：CN201811619564.8
申请日：2018-12-28
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 一种半导体器件包括：多个栅电极，在衬底上交叉有源图案并沿第二方向延伸，所述多个栅电极在第一方向上彼此间隔开；栅极分隔图案，具有在第一方向上的长轴并且在所述多个栅电极中的两个栅电极之间，所述多个栅电极中的所述两个栅电极在第二方向上彼此相邻；以及多个栅极间隔物，覆盖所述多个栅电极中的相应栅电极的侧壁，栅极间隔物交叉栅极分隔图案并沿第二方向延伸。栅极分隔图案包括沿第一方向延伸的下部、从下部突出并具有第一宽度的中间部分、以及在两个相邻的栅极间隔物之间并从中间部分突出的上部，上部具有小于第一宽度的第二宽度。
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公开(公告)号：CN108573999A
公开(公告)日：2018-09-25
申请号：CN201711100178.3
申请日：2017-11-09
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 一种集成电路装置及其制作方法。鳍型有源区在衬底上在第一水平方向上延伸。栅极线在所述鳍型有源区上在与所述第一水平方向交叉的第二水平方向上延伸。源极/漏极区在所述鳍型有源区中位于所述栅极线的一侧。绝缘盖平行于所述衬底延伸，所述栅极线及所述源极/漏极区排列在所述绝缘盖与所述衬底之间。源极/漏极触点垂直地延伸穿过所述绝缘盖，所述源极/漏极触点具有被所述绝缘盖覆盖的第一侧壁及连接到所述源极/漏极区的端部。鳍隔离绝缘单元垂直地延伸穿过所述绝缘盖而延伸到所述鳍型有源区中。所述源极/漏极区排列在所述鳍隔离绝缘单元与所述栅极线之间。
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Patent Agency Ranking
公开(公告)号：CN114823678B
公开(公告)日：2025-03-28
申请号：CN202111527193.2
申请日：2021-12-14
Applicant: 三星电子株式会社
IPC: H10B10/00
Abstract: 提供了一种半导体器件及其制造方法。该半导体器件包括静态随机存取存储器(SRAM)，其包括设置在第一层和第二层中的多个晶体管。第一层包括在多个晶体管当中的第一晶体管的第一共享栅极和第二晶体管的第二共享栅极。第二层设置在第一层上方并且包括在多个晶体管当中的第三晶体管的第三共享栅极和第四晶体管的第四共享栅极。第三共享栅极设置在第一共享栅极上方，第四共享栅极设置在第二共享栅极上方。SRAM进一步包括第一共享接触、第二共享接触、连接第四共享栅极和第一共享接触的第一交叉联接接触、以及连接第三共享栅极和第二共享接触的第二交叉联接接触。
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公开(公告)号：CN109801971B
公开(公告)日：2023-09-05
申请号：CN201811345083.2
申请日：2018-11-13
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L27/088 , H01L21/336
Abstract: 公开了一种半导体器件。该半导体器件可以包括：基板，包括第一有源图案，第一有源图案从基板的顶表面垂直地突出；第一源极/漏极图案，填充形成在第一有源图案的上部分中的第一凹陷；第一金属硅化物层，在第一源极/漏极图案上，第一金属硅化物层包括位于第一源极/漏极图案的第一表面上的第一部分和第二部分；以及第一接触，与第一金属硅化物层的第二部分接触。第一部分的厚度可以不同于第二部分的厚度。
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公开(公告)号：CN115939139A
公开(公告)日：2023-04-07
申请号：CN202211159315.1
申请日：2022-09-22
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了晶体管器件。一种晶体管器件包括衬底。该晶体管器件包括在衬底上具有下栅极和下沟道区的下晶体管。该晶体管器件包括具有上栅极和上沟道区的上晶体管。下晶体管在上晶体管和衬底之间。晶体管器件包括隔离区，该隔离区将下晶体管的下沟道区与上晶体管的上沟道区分开。此外，下晶体管的下栅极接触上晶体管的上栅极。还提供了形成晶体管器件的相关方法。
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公开(公告)号：CN115706115A
公开(公告)日：2023-02-17
申请号：CN202210926084.6
申请日：2022-08-03
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L23/48 , H01L21/8238
Abstract: 一种多堆叠半导体器件，包括：下堆叠晶体管结构，包括下有源区和下栅极结构，下有源区包括下沟道结构，下栅极结构围绕下沟道结构；上堆叠晶体管结构，垂直堆叠在下堆叠晶体管结构之上，并且包括上有源区和上栅极结构，上有源区包括上沟道结构，上栅极结构围绕上沟道结构；至少一个栅极接触插塞，接触下栅极结构的顶表面，其中下栅极结构和上栅极结构在平面图中具有基本相同的尺寸，并且其中下栅极结构在垂直方向上不与上栅极结构完全重叠。
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公开(公告)号：CN109801971A
公开(公告)日：2019-05-24
申请号：CN201811345083.2
申请日：2018-11-13
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L27/088 , H01L21/336
Abstract: 公开了一种半导体器件。该半导体器件可以包括：基板，包括第一有源图案，第一有源图案从基板的顶表面垂直地突出；第一源极/漏极图案，填充形成在第一有源图案的上部分中的第一凹陷；第一金属硅化物层，在第一源极/漏极图案上，第一金属硅化物层包括位于第一源极/漏极图案的第一表面上的第一部分和第二部分；以及第一接触，与第一金属硅化物层的第二部分接触。第一部分的厚度可以不同于第二部分的厚度。
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