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公开(公告)号：CN103855166B
公开(公告)日：2016-10-12
申请号：CN201310646374.6
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/06 , H01L29/423 , H01L21/8247 , H01L21/28
CPC classification number: H01L27/11524 , H01L21/764 , H01L29/42324
Abstract: 提供了半导体存储器件及其制造方法。该半导体存储器件可以包括：半导体基板，具有第一沟槽和第二沟槽，该第一沟槽限定第一区域中的有源区域，该第二沟槽提供在第一区域周围的第二区域中；栅极电极，提供在第一区域中以跨过有源区域；电荷存储图案，设置在栅极电极和有源区域之间；阻挡绝缘层，提供在栅极电极和电荷存储图案之间并在第一沟槽之上延伸以在第一沟槽中限定第一空气间隙；以及绝缘图案，提供为与第二沟槽的底表面间隔开以在第二沟槽中限定第二空气间隙。
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公开(公告)号：CN102544017B
公开(公告)日：2016-06-08
申请号：CN201110378154.0
申请日：2011-11-24
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247 , H01L21/28
CPC classification number: H01L21/32135 , H01L27/11524 , H01L27/11543 , H01L27/1157 , H01L29/42324 , H01L29/42332 , H01L29/4234 , H01L29/66825 , H01L29/66833 , H01L29/7881 , H01L29/792
Abstract: 本发明涉及非易失性存储器及其制造方法。一种非易失性存储器，包括：衬底；在所述衬底上的控制栅电极；以及在所述控制栅电极和所述衬底之间的电荷存储区域。控制栅掩模图案位于所述控制栅电极上，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅。所述控制金属栅的宽度小于所述控制栅掩模图案的宽度。抗氧化间隔物位于所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处。
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公开(公告)号：CN101562125B
公开(公告)日：2014-04-09
申请号：CN200810173457.7
申请日：2008-11-14
Applicant: 三星电子株式会社
IPC: H01L21/00 , H01L21/033
CPC classification number: H01L27/11573 , H01L21/0337 , H01L21/32139 , H01L27/11526 , H01L27/11548 , H01L27/11575
Abstract: 本发明提供一种形成半导体器件的精细图案的方法，其中单元阵列区域内形成的多个导线和将导线连接到外围电路的接触垫整体形成。此方法中，在包括待蚀刻膜的衬底上单元块内形成均包括沿第一方向延伸的第一部分和与第一部分整体形成并沿第二方向延伸的第二部分的多个模型掩模图案。在衬底上形成覆盖每个模型掩模图案的侧壁和上表面的第一掩模层。通过部分去除第一掩模层形成第一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区域。第一掩模层的第一区域位于多个模型掩模图案中相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁，而第一掩模层的第二区域覆盖多个模型掩模图案的侧壁与模型掩模图案块的最外侧壁对应的部分。
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Patent Agency Ranking
公开(公告)号：CN102544017A
公开(公告)日：2012-07-04
申请号：CN201110378154.0
申请日：2011-11-24
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L21/8247 , H01L21/28
CPC classification number: H01L21/32135 , H01L27/11524 , H01L27/11543 , H01L27/1157 , H01L29/42324 , H01L29/42332 , H01L29/4234 , H01L29/66825 , H01L29/66833 , H01L29/7881 , H01L29/792
Abstract: 本发明涉及非易失性存储器及其制造方法。一种非易失性存储器，包括：衬底；在所述衬底上的控制栅电极；以及在所述控制栅电极和所述衬底之间的电荷存储区域。控制栅掩模图案位于所述控制栅电极上，所述控制栅电极包括控制基础栅和在所述控制基础栅上的控制金属栅。所述控制金属栅的宽度小于所述控制栅掩模图案的宽度。抗氧化间隔物位于所述控制栅掩模图案和所述控制基础栅之间在所述控制金属栅的侧壁处。
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公开(公告)号：CN118678680A
公开(公告)日：2024-09-20
申请号：CN202311563088.3
申请日：2023-11-22
Applicant: 三星电子株式会社
Abstract: 提供了三维半导体存储器装置和电子系统。一种三维半导体存储器装置，包括源极结构、布置在源极结构上并包括交替堆叠的绝缘图案和导电图案的栅极堆叠结构、贯通插塞、与贯通插塞接触的焊盘、以及焊盘下方的焊盘绝缘图案。导电图案包括与贯通插塞接触的选择导线。贯通插塞包括延伸插塞部分和平行插塞部分。焊盘的高度小于导电图案的高度。
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公开(公告)号：CN117677200A
公开(公告)日：2024-03-08
申请号：CN202311144112.X
申请日：2023-09-05
Applicant: 三星电子株式会社
Abstract: 一种竖直存储器件，包括：下焊盘图案，设置在衬底上；单元堆叠结构，设置在下焊盘图案上并包括第一绝缘层和栅极图案，其中，单元堆叠结构具有阶梯形状；贯通单元接触部，包括第一贯通部分和第一突起，其中，第一贯通部分穿过单元堆叠结构的一部分，并且其中，第一突起从第一贯通部分突出并接触栅极图案中的最上面栅极图案；以及第一绝缘图案，至少部分地围绕第一贯通部分的在第一突起下方的侧壁，其中，从第一贯通部分起，在水平方向上第一绝缘图案比第一突起长，并且其中，第一突起的竖直厚度大于最上面栅极图案的竖直厚度。
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公开(公告)号：CN117479541A
公开(公告)日：2024-01-30
申请号：CN202310857894.5
申请日：2023-07-13
Applicant: 三星电子株式会社
Abstract: 公开了半导体装置和包括该半导体装置的数据存储系统。该半导体装置包括：基底；导电层；以及连接到导电层的接触插塞。接触插塞包括第一部分；以及顺序堆叠的第二部分，其中，第一部分的上表面的宽度比第二部分的下表面的宽度宽。接触插塞包括阻挡层；阻挡层上的第一导电层；以及第一导电层上的第二导电层。第二导电层包括孔隙。阻挡层、第一导电层和第二导电层在第一部分和第二部分中连续延伸。阻挡层具有第一厚度，第二导电层具有等于或大于第一厚度的第二厚度，并且第一导电层具有等于或大于第二厚度的第三厚度。
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公开(公告)号：CN103855166A
公开(公告)日：2014-06-11
申请号：CN201310646374.6
申请日：2013-12-04
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L29/06 , H01L29/423 , H01L21/8247 , H01L21/28
CPC classification number: H01L27/11524 , H01L21/764 , H01L29/42324
Abstract: 本发明提供了半导体存储器件及其制造方法。该半导体存储器件可以包括：半导体基板，具有第一沟槽和第二沟槽，该第一沟槽限定第一区域中的有源区域，该第二沟槽提供在第一区域周围的第二区域中；栅极电极，提供在第一区域中以跨过有源区域；电荷存储图案，设置在栅极电极和有源区域之间；阻挡绝缘层，提供在栅极电极和电荷存储图案之间并在第一沟槽之上延伸以在第一沟槽中限定第一空气间隙；以及绝缘图案，提供为与第二沟槽的底表面间隔开以在第二沟槽中限定第二空气间隙。
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