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公开(公告)号：CN112750841A
公开(公告)日：2021-05-04
申请号：CN202011180615.9
申请日：2020-10-29
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 一种垂直存储器件包括栅电极结构、沟道、第一至第三分割图案以及第一支撑层。栅电极结构包括在第一方向上堆叠的栅电极，并且在第二方向上延伸。栅电极结构在第三方向上彼此间隔开。第一分割图案在栅电极结构之间在第二方向上延伸。第二分割图案和第三分割图案在栅电极结构之间在第二方向上交替地设置。第一支撑层在栅电极结构上在与第一分割图案的上部部分和第二分割图案的上部部分基本上相同的高度处，并且接触第一分割图案的上部部分和第二分割图案的上部部分。在平面图中，第一分割图案的上部部分和第二分割图案的上部部分在第二方向上以Z字形图案布置。
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公开(公告)号：CN112242397A
公开(公告)日：2021-01-19
申请号：CN202010671139.4
申请日：2020-07-13
Applicant: 三星电子株式会社
IPC: H01L27/11517 , H01L27/11521 , H01L27/11551
Abstract: 提供了一种包括具有栅极区域和绝缘区域的堆叠结构的半导体器件。所述半导体器件包括下部结构和在下部结构上延伸到连接区域中的堆叠结构，其中，堆叠结构包括栅极焊盘和模制焊盘。模制焊盘包括中间模制焊盘，中间模制焊盘包括第一中间模制焊盘和位于成对的第一中间模制焊盘之间的第二中间模制焊盘，每个第一中间模制焊盘具有在第一方向上的第一长度，第二中间模制焊盘具有在第一方向上的大于第一长度的第二长度，一个中间模制焊盘包括模制焊盘部分和位于模制焊盘部分上的绝缘突起部分，一个第一中间模制焊盘包括模制焊盘部分和绝缘突起部分，并且第二中间模制焊盘的中心区域不包括绝缘突起部分。
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公开(公告)号：CN110858595A
公开(公告)日：2020-03-03
申请号：CN201910772275.X
申请日：2019-08-21
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11573 , H01L27/11575
Abstract: 本发明公开了一种三维半导体存储器件，其可以包括：第一堆叠块，包括在基板上在第一方向上布置的第一堆叠；第二堆叠块，包括在基板上在第一方向上布置的第二堆叠；以及分离结构，设置在基板上在第一堆叠块和第二堆叠块之间。分离结构可以包括第一模层和第二模层，其在垂直于基板的顶表面的垂直方向上堆叠。
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公开(公告)号：CN110838493A
公开(公告)日：2020-02-25
申请号：CN201910757657.5
申请日：2019-08-15
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 一种竖直存储器器件，包括：具有外围电路结构的衬底；第一栅极图案，具有从衬底竖直地堆叠的第一栅极焊盘区域；竖直沟道结构，穿透第一栅极图案；第一栅极接触结构，每个第一栅极接触结构竖直地延伸到对应第一栅极焊盘区域；模制图案，从所述衬底彼此竖直地堆叠，其中，每个所述模制图案被定位在距所述衬底的与对应栅极图案相同的高度处；外围接触结构，穿透所述模制图案以连接到所述外围电路结构；第一块分离结构，设置在所述第一栅极接触结构与所述外围接触结构之间；以及第一外围电路连接布线，跨所述第一块分离结构而延伸，以将所述第一栅极接触结构中的一个第一栅极接触结构连接到所述外围接触结构中的一个外围接触结构。
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公开(公告)号：CN110634874B
公开(公告)日：2024-01-30
申请号：CN201910525108.5
申请日：2019-06-18
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底；电极结构，包括顺序地堆叠在衬底上的栅电极；源极结构，在电极结构和衬底之间；垂直半导体图案，穿过电极结构和源极结构；数据存储图案，在垂直半导体图案的每个和电极结构之间；以及公共源极图案，在源极结构和衬底之间。公共源极图案具有比源极结构低的电阻率，并且通过源极结构连接到垂直半导体图案。
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公开(公告)号：CN114639684A
公开(公告)日：2022-06-17
申请号：CN202111534109.X
申请日：2021-12-15
Applicant: 三星电子株式会社
IPC: H01L27/11582
Abstract: 公开了一种半导体存储器装置。所述半导体存储器装置可以包括：模制结构，包括交替地堆叠在第一基底上的模制绝缘膜和栅电极；沟道结构，穿透模制结构并且与栅电极相交；块分离区域，沿与第一基底的上表面平行的第一方向延伸并且切割模制结构；第一坝区域和第二坝区域，彼此间隔开，在平面图中均具有闭合环并且均切割模制结构；垫绝缘膜，位于第一坝区域和第二坝区域中，与模制绝缘膜交替地堆叠，并且包括与模制绝缘膜的材料不同的材料；以及贯穿过孔，穿过第一基底、模制绝缘膜和垫绝缘膜，位于位于第一坝区域中但是不位于第二坝区域中。
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公开(公告)号：CN111326520A
公开(公告)日：2020-06-23
申请号：CN201911293508.4
申请日：2019-12-12
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556
Abstract: 一种三维半导体存储器件包括：多个第一绝缘层，垂直地堆叠在外围逻辑结构上；第二绝缘层，与第一绝缘层交替地堆叠；导电层，与第一绝缘层交替地堆叠并且设置在第二绝缘层的侧壁上；贯通互连，穿透第一绝缘层和第二绝缘层从而连接到外围逻辑结构；以及第一导电线，电连接到导电层的多个第一导电层。
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公开(公告)号：CN111326518A
公开(公告)日：2020-06-23
申请号：CN201910858574.5
申请日：2019-09-11
Applicant: 三星电子株式会社
Inventor： 林根元
IPC: H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置包括：共源极线；基底，位于共源极线上；多个栅电极，布置在基底上并且在与共源极线的顶表面垂直的第一方向上彼此间隔开；多个绝缘膜，布置在所述多个栅电极之间；多个沟道结构，在第一方向上穿透通过所述多个栅电极和所述多个绝缘膜；以及多个剩余牺牲膜，布置在基底上并且在第一方向上彼此间隔开，其中，所述多个栅电极设置在所述多个剩余牺牲膜的相对的侧上。
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公开(公告)号：CN119907241A
公开(公告)日：2025-04-29
申请号：CN202410914851.0
申请日：2024-07-09
Applicant: 三星电子株式会社
Abstract: 本公开提供了一种半导体器件和包括半导体器件的数据存储系统。所述半导体器件可以包括：板层；栅电极，其在所述板层上沿与所述板层的上表面垂直的第一方向彼此间隔开、沿与所述第一方向垂直的第二方向延伸至不同长度并形成台阶区域；沟道结构，其穿过所述栅电极、沿所述第一方向延伸且均包括沟道层；隔离区域，其穿过所述栅电极并沿所述第一方向和所述第二方向延伸；牺牲绝缘层，其分别在与所述栅电极的高度相同的高度上；贯穿通路，其穿过所述牺牲绝缘层并沿所述第一方向延伸；坝结构，其围绕所述贯穿通路；以及保护结构，其与所述坝结构水平地间隔开并在平面图上具有围绕所述坝结构的闭环形状。
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