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公开(公告)号：CN100405327C
公开(公告)日：2008-07-23
申请号：CN200510113828.9
申请日：2005-10-19
Applicant: 三星电子株式会社
CPC classification number: G11C7/1051 , G11C7/1066 , G11C2207/2254
Abstract: 一种输出数据选通信号生成方法和存储器系统，其包括多个半导体存储器设备；和用于控制半导体存储器设备的存储器控制器，其中，存储器控制器向半导体存储器设备提供命令信号和片选信号。一个或多个半导体存储器设备可以响应命令信号和片选信号而检测读命令和伪读命令，并且根据所计算的前同步周期数来生成一个或多个前同步信号。
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公开(公告)号：CN1738191A
公开(公告)日：2006-02-22
申请号：CN200510109880.7
申请日：2005-07-27
Applicant: 三星电子株式会社
Inventor： 朴光一
IPC: H03D13/00
CPC classification number: G01R25/005 , H03D13/003
Abstract: 一种用于检测相位的电路，包括第一反相器、第二反相器、差动放大器、输出负载锁存器和输出锁存器。第一和第二反相器接收输入信号和反相输入信号从而响应于时钟信号和第一第二控制信号而分别产生第一和第二差动输入信号，并且阻断输入信号和反相输入信号的传输。差动放大器响应于时钟信号而差动地放大第一和第二差动输入信号以提供作为所述第一和第二控制信号的第一和第二差动输出信号。输出负载锁存器锁存第一和第二差动输出信号以产生第一和第二锁存输出信号。输出锁存器锁存第一和第二锁存输出信号以输出相位检测信号。
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公开(公告)号：CN109036492B
公开(公告)日：2024-07-05
申请号：CN201810381498.9
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
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公开(公告)号：CN102270504B
公开(公告)日：2016-08-31
申请号：CN201110141841.0
申请日：2011-05-30
Applicant: 三星电子株式会社
IPC: G11C16/06
CPC classification number: G11C29/702 , G11C7/10 , H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2225/06541
Abstract: 根据本发明构思的一种堆叠半导体存储器件可以包括：多个存储器芯片，堆叠在处理器芯片之上；多个TSV；以及I/O缓冲器。TSV可以穿过存储器芯片并且连接到处理器芯片。I/O缓冲器可以耦接在全部或部分存储器芯片与TSV之间，并且可以基于TSV的缺陷状态选择性地激活。
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公开(公告)号：CN102270504A
公开(公告)日：2011-12-07
申请号：CN201110141841.0
申请日：2011-05-30
Applicant: 三星电子株式会社
IPC: G11C16/06
CPC classification number: G11C29/702 , G11C7/10 , H01L22/22 , H01L25/0657 , H01L25/18 , H01L2224/16 , H01L2225/06541
Abstract: 根据本发明构思的一种堆叠半导体存储器件可以包括：多个存储器芯片，堆叠在处理器芯片之上；多个TSV；以及I/O缓冲器。TSV可以穿过存储器芯片并且连接到处理器芯片。I/O缓冲器可以耦接在全部或部分存储器芯片与TSV之间，并且可以基于TSV的缺陷状态选择性地激活。
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Patent Agency Ranking
公开(公告)号：CN101859598A
公开(公告)日：2010-10-13
申请号：CN201010141283.3
申请日：2010-04-08
Applicant: 三星电子株式会社
IPC: G11C16/06
CPC classification number: H03K5/1565 , H03K2005/0013
Abstract: 一种采用补偿时钟抖动的数据传送电路和方法。本发明提供了一种集成电路设备的数据I/O接口，包括：噪声检测器，接收电源电压，检测电源电压噪声分量，以及响应于检测到的电源电压噪声分量来提供时钟延迟控制信号。数据I/O接口包括：时钟延迟电路，响应于时钟延迟控制信号来提供延迟时钟信号；以及数据传送电路，由电源电压来供电，并与延迟时钟信号同步地提供输出数据。
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公开(公告)号：CN100547907C
公开(公告)日：2009-10-07
申请号：CN200510109880.7
申请日：2005-07-27
Applicant: 三星电子株式会社
Inventor： 朴光一
IPC: H03D13/00
CPC classification number: G01R25/005 , H03D13/003
Abstract: 一种用于检测相位的电路，包括第一反相器、第二反相器、差动放大器、输出负载锁存器和输出锁存器。第一和第二反相器接收输入信号和反相输入信号从而响应于时钟信号和第一第二控制信号而分别产生第一和第二差动输入信号，并且阻断输入信号和反相输入信号的传输。差动放大器响应于时钟信号而差动地放大第一和第二差动输入信号以提供作为所述第一和第二控制信号的第一和第二差动输出信号。输出负载锁存器锁存第一和第二差动输出信号以产生第一和第二锁存输出信号。输出锁存器锁存第一和第二锁存输出信号以输出相位检测信号。
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公开(公告)号：CN1734943A
公开(公告)日：2006-02-15
申请号：CN200510069773.6
申请日：2005-02-25
Applicant: 三星电子株式会社
Inventor： 朴光一
IPC: H03L7/00
CPC classification number: H03L7/0812
Abstract: 一种时钟信号生成电路，包括延迟锁定回路(DLL)，其响应输入时钟信号和第一及第二反馈时钟信号，产生多个彼此之间相对时间位移的定相时钟信号。时钟信号生成电路进一步包括相位混合器，其接收多个定相时钟信号，对第一和第二组多个定相时钟信号进行相位混合从而产生相应的第一和第二反馈信号，并且对第一和第二反馈信号进行相位混合从而产生输出时钟信号。定相的多个时钟信号可以由基本相同的延迟所分离，第一组时钟信号可以包括相对于输入时钟信号延迟偶数个延迟的信号，第二组时钟信号可以包括相对于输入时钟信号延迟奇数个延迟的信号。每个基本相同的延迟可以大约为输入时钟信号的半个周期。
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公开(公告)号：CN109036492A
公开(公告)日：2018-12-18
申请号：CN201810381498.9
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 本发明提供一种半导体存储器装置及其操作方法以及存储器系统。半导体存储器装置包含存储单元阵列、错误校正码引擎、输入/输出门控电路以及控制逻辑电路。所述存储单元阵列包含存储体阵列，存储体阵列中的每一个包含第一子阵列和第二子阵列，且第一子阵列和第二子阵列中的每一个包含用以存储数据位的正常单元区以及用以存储奇偶校验位的奇偶校验单元区。错误校正码引擎产生奇偶校验位且校正错误位。输入/输出门控电路连接于错误校正码引擎与存储单元阵列之间。控制逻辑电路控制输入/输出门控电路以根据突发长度的整倍数对正常单元区执行列存取，且部分地根据突发长度的非整倍数对奇偶校验单元区执行列存取。
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公开(公告)号：CN102467950B
公开(公告)日：2016-01-20
申请号：CN201110351449.9
申请日：2011-11-08
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G11C7/1057 , G11C5/063
Abstract: 本发明提供一种伪开漏型输出驱动器、半导体存储器装置及其控制方法。该半导体存储器装置包括：存储器单元阵列；输出驱动器，其具有伪开漏(POD)结构，且其以去加重模式从存储器单元阵列提供读取数据；以及控制逻辑，其响应于读取命令控制输出驱动器以激活去加重模式。控制逻辑仅在其中读取数据通过输出驱动器输出的输出时段期间激活去加重模式。
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