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公开(公告)号：CN112802850A
公开(公告)日：2021-05-14
申请号：CN202010817292.3
申请日：2020-08-14
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11578 , H01L27/11568 , H01L27/11582
Abstract: 提供了存储器件及其制造方法。所述存储器件可以包括：衬底；第一堆叠结构，所述第一堆叠结构包括交替地堆叠在所述衬底上的多个第一栅极层和多个第一层间绝缘层；第二堆叠结构，所述第二堆叠结构包括交替地堆叠在所述第一堆叠结构上的多个第二栅极层和多个第二层间绝缘层；以及沟道结构，所述沟道结构穿过所述第一堆叠结构和所述第二堆叠结构，其中，所述沟道结构包括位于穿过所述第一堆叠结构的第一沟道孔中的第一部分、位于穿过所述第二堆叠结构的第二沟道孔中的第二部分以及位于第一凹部中的第一突出部，所述第一凹部从所述第一沟道孔的侧部凹进到所述多个第一层间绝缘层中的一层中。
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公开(公告)号：CN112216677A
公开(公告)日：2021-01-12
申请号：CN202010098442.X
申请日：2020-02-18
Applicant: 三星电子株式会社
IPC: H01L23/525 , H01L27/11524 , H01L27/11551 , H01L27/1157 , H01L27/11578
Abstract: 公开了一种半导体装置。所述半导体装置包括：基底，具有单元区、外围区和边界区；堆叠结构，位于单元区上并包括交替地堆叠的绝缘层和互连层；模制层，位于外围区和边界区上；选择线隔离图案，延伸到堆叠结构中；单元沟道结构，穿过堆叠结构；第一虚设图案，延伸到外围区上的模制层中，其中，第一虚设图案的上表面、选择线隔离图案的上表面和单元沟道结构的上表面是共面的，并且第一虚设图案中的至少一个从第一虚设图案的上表面、选择线隔离图案的上表面和单元沟道结构的上表面朝向基底平行于选择线隔离图案或单元沟道结构延伸。
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公开(公告)号：CN112117282A
公开(公告)日：2020-12-22
申请号：CN201911353740.2
申请日：2019-12-25
Applicant: 三星电子株式会社
Inventor： 千志成
IPC: H01L27/11568 , H01L27/11578 , H01L27/11582
Abstract: 本发明涉及一种包括具有扩大部分的沟道结构的三维闪存器件。该三维闪存器件包括：下部字线堆叠和上部字线堆叠；单元沟道结构；以及虚设沟道结构，其中单元沟道结构包括：下部单元沟道结构；上部单元沟道结构；以及单元沟道扩大部分，其在下部单元沟道结构和上部单元沟道结构之间并具有比下部单元沟道结构的宽度大的宽度，其中虚设沟道结构包括：下部虚设沟道结构；上部虚设沟道结构；以及在下部虚设沟道结构和上部虚设沟道结构之间的虚设沟道扩大部分，虚设沟道扩大部分具有比下部虚设沟道结构的宽度大的宽度，其中虚设沟道扩大部分的宽度和下部虚设沟道结构的宽度之间的差异大于单元沟道扩大部分的宽度和下部单元沟道结构的宽度之间的差异。
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公开(公告)号：CN111312716A
公开(公告)日：2020-06-19
申请号：CN201910728227.0
申请日：2019-08-08
Applicant: 三星电子株式会社
IPC: H01L27/1157 , H01L27/11575 , H01L27/11582 , H01L23/528
Abstract: 本公开提供了包括沟道结构的半导体器件。一种半导体器件可以包括基板和堆叠结构，在该堆叠结构中多个绝缘层和多个互连层交替地堆叠在基板上。隔离区域可以在第一方向上与堆叠结构交叉。多个第一结构可以在垂直于第一方向的第二方向上延伸到堆叠结构中。多个第一图案可以在隔离区域中在第二方向上延伸到堆叠结构中。所述多个第一图案的底部可以比所述多个沟道结构的底部在第二方向上更远离基板的上表面。
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公开(公告)号：CN110364534A
公开(公告)日：2019-10-22
申请号：CN201910192768.6
申请日：2019-03-14
Applicant: 三星电子株式会社
IPC: H01L27/11556 , H01L27/11529 , H01L27/11582 , H01L27/11573
Abstract: 提供了一种垂直存储器装置和一种制造垂直存储器装置的方法。垂直存储器装置包括：栅极结构，包括第一栅电极且位于基底的外围电路区域上，基底包括单元区域和外围电路区域；多个第二栅电极，顺序地堆叠在基底的单元区域上，所述多个第二栅电极在相对于基底的上表面的竖直方向上彼此分隔开；沟道，在基底的单元区域上沿竖直方向延伸并且穿过所述多个第二栅电极中的至少一个第二栅电极延伸；以及第一绝缘夹层，覆盖在基底的外围电路区域上的栅极结构，第一绝缘夹层的在竖直方向上与栅极结构叠置的部分的上表面的在一个方向上的竖直剖面具有多边形的部分的形状。
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Patent Agency Ranking
公开(公告)号：CN110021607B
公开(公告)日：2024-05-31
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
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公开(公告)号：CN111312716B
公开(公告)日：2024-04-16
申请号：CN201910728227.0
申请日：2019-08-08
Applicant: 三星电子株式会社
IPC: H10B43/27 , H10B43/35 , H10B43/10 , H01L23/528
Abstract: 本公开提供了包括沟道结构的半导体器件。一种半导体器件可以包括基板和堆叠结构，在该堆叠结构中多个绝缘层和多个互连层交替地堆叠在基板上。隔离区域可以在第一方向上与堆叠结构交叉。多个第一结构可以在垂直于第一方向的第二方向上延伸到堆叠结构中。多个第一图案可以在隔离区域中在第二方向上延伸到堆叠结构中。所述多个第一图案的底部可以比所述多个沟道结构的底部在第二方向上更远离基板的上表面。
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公开(公告)号：CN111326523B
公开(公告)日：2024-04-05
申请号：CN201910851232.0
申请日：2019-09-10
Applicant: 三星电子株式会社
Abstract: 本发明提供一种三维半导体存储器件，该三维半导体存储器件包括：堆叠结构，设置在衬底上并包括下部堆叠结构和上部堆叠结构；第一隔离沟槽和第二隔离沟槽，限定堆叠结构，在第一方向上延伸，并且在第二方向上彼此间隔开；中间隔离沟槽，穿透第一隔离沟槽和第二隔离沟槽之间的上部堆叠结构，并在第一方向上延伸；以及水平隔离图案，连接到中间隔离沟槽并在第二方向上划分上部堆叠结构。水平隔离图案包括水平隔离部，每个水平隔离部在第一方向上延伸，并且在第二方向或与第二方向相反的方向上从中间隔离沟槽的延长线偏移。
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公开(公告)号：CN113451321A
公开(公告)日：2021-09-28
申请号：CN202110323278.2
申请日：2021-03-26
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11568 , H01L27/11578
Abstract: 一种半导体器件包括：下部结构；第一上部结构，包括下栅极层并在下部结构上；第二上部结构，包括上栅极层并在第一上部结构上；分隔结构，在下部结构上并穿透第一上部结构和第二上部结构；存储器垂直结构，在分隔结构之间穿透下栅极层和上栅极层；第一接触插塞，穿透第一上部结构和第二上部结构并与下栅极层和上栅极层间隔开。第一接触插塞和存储器垂直结构中的每个包括具有弯曲部分的侧表面。该侧表面的弯曲部分设置在第一高度水平面和第二高度水平面之间，下栅极层中的最上面的栅极层设置在该第一高度水平面上，上栅极层中的最下面的栅极层设置在该第二高度水平面上。
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公开(公告)号：CN111326523A
公开(公告)日：2020-06-23
申请号：CN201910851232.0
申请日：2019-09-10
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11573 , H01L27/11575 , H01L27/11582
Abstract: 本发明提供一种三维半导体存储器件，该三维半导体存储器件包括：堆叠结构，设置在衬底上并包括下部堆叠结构和上部堆叠结构；第一隔离沟槽和第二隔离沟槽，限定堆叠结构，在第一方向上延伸，并且在第二方向上彼此间隔开；中间隔离沟槽，穿透第一隔离沟槽和第二隔离沟槽之间的上部堆叠结构，并在第一方向上延伸；以及水平隔离图案，连接到中间隔离沟槽并在第二方向上划分上部堆叠结构。水平隔离图案包括水平隔离部，每个水平隔离部在第一方向上延伸，并且在第二方向或与第二方向相反的方向上从中间隔离沟槽的延长线偏移。
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