-
公开(公告)号:CN108922888B
公开(公告)日:2023-06-06
申请号:CN201811010709.4
申请日:2018-08-31
申请人: 江苏丽隽功率半导体有限公司
摘要: 本发明公开了一种功率器件的终端结构及其制作方法,涉及半导体技术领域,制作得到的功率器件的终端结构在外延层中形成有环区,在环区右侧,也即芯片外侧的表面形成有浅结,使得主结加高压时,其耗尽区将向芯片外侧扩展,当扩展到浅结时,指向表面的电力线会被浅结向芯片外侧扩展,这就分摊了原本集中于芯片表面的电力线,环区相比于常规的场限环耐压能力大幅增强,可以实现在较小的终端面积的情况下达到较高的耐压,从而最大化分压环的作用,减少分压环面积,从而降低芯片面积,提高器件性能,同时,浅结的形成不需要单独的工艺,可与有源区的制作同步工艺完成,大幅降低工艺难度,降低器件成本。
-
公开(公告)号:CN110707151B
公开(公告)日:2023-04-07
申请号:CN201911107435.5
申请日:2019-11-13
申请人: 江苏丽隽功率半导体有限公司
IPC分类号: H01L29/745 , H01L29/749 , H01L21/332
摘要: 本发明公开了一种静电感应晶闸管及其制作方法,涉及半导体技术领域,提供了一种新的静电感应晶闸管的结构,其正面中间为栅极、两侧为阴极,背面为阳极,在其制作过程中,由于裸露在外的P+杂质区域较小,因此杂质自扩散的问题大幅减轻,电阻率的控制更为精准;形成的栅极引出区的纵向结深较深,不需要担心深度不够或者栅极引出区被刻透的问题,刻蚀深度控制难度较低,不容易因此导致器件失效;而且形成的N‑沟道的宽度也较宽,且垂直距离更长,其中的杂质分布也更为均匀,这样的结构将具有更佳的沟道控制能力,更大的电流能力;制作方法难度较低,工艺控制较简单,制作得到的静电感应晶闸管的良品率较高且性能更优。
-
公开(公告)号:CN110534560B
公开(公告)日:2023-04-07
申请号:CN201910869392.8
申请日:2019-09-16
申请人: 江苏丽隽功率半导体有限公司
IPC分类号: H01L29/06 , H01L29/10 , H01L21/335 , H01L29/772
摘要: 本发明公开了一种静电感应晶体管的制造方法,涉及半导体制造领域,包括:在N+衬底上生长N‑外延层,在N‑外延层的表面进行N+注入;在N+表面生长SIN阻挡层,进行栅槽的光刻刻蚀;在栅槽侧壁及底部生长氧化层,采用各向同性刻蚀的方式对刻蚀底部氧化层;在栅槽内进行P+多晶硅填充,同时采用硼烷对多晶硅进行P型掺杂;对P型多晶硅进行高温扩散,扩散后P型杂质从栅槽底部进入N‑外延层中形成P+栅极;通过硅研磨去除表面的多晶硅;漂掉表面的SIN阻挡层;通过LPCVD生长ILD介质层;通过光刻刻蚀ILD介质层形成接触孔,在正面生长金属层,刻蚀形成栅极和源极,在背面生长金属层形成漏极。避免外延反扩散,降低成本。
-
公开(公告)号:CN106992152B
公开(公告)日:2018-08-28
申请号:CN201611078915.X
申请日:2016-11-30
申请人: 江苏丽隽功率半导体有限公司
IPC分类号: H01L21/822
摘要: 本发明公开了一种单晶片制作高压恒流IC方法,将N型单晶片进行单面抛光;进行光刻和淡P型(P‑)扩散处理;将光刻和扩散处理后的单晶片进行淡N型(N‑)掺杂操作;进行栅氧化、多晶沉淀和多晶光刻腐蚀操作;正面浓N型(N+)光刻、掺杂、扩散;进行正面金属淀积、光刻和刻蚀;进行背面注入操作;进行背面减薄、背面注入操作,完成退火和背面金属化,进而完成高压恒流IC的制作,本发明制作的工艺简单,成本更省,产品性能更加可靠;采用单晶片制作高压恒流IC,高电压很容易实现,制作工艺比已有技术简单,成本更省。
-
公开(公告)号:CN109192659B
公开(公告)日:2020-08-11
申请号:CN201811013159.1
申请日:2018-08-31
申请人: 江苏丽隽功率半导体有限公司
IPC分类号: H01L21/266 , H01L21/8234
摘要: 本发明公开了一种耗尽型场效应管的制作方法,涉及半导体技术领域,该方法在外延层上依次制作块状分立的厚氧化层、栅氧化层以及分立的台阶型的多晶硅栅极,然后制作体区,利用局部厚氧化层和多晶硅栅极形成的阶梯台阶进行离子的注入,由于离子注入穿透不同厚度的阻挡物的能力有差异,使得在离子注入过程中可以同时形成沟道区的离子掺杂和源漏区的离子掺杂,且可以满足沟道区和源区对离子浓度的不同要求,节约了光刻层次,简化了制作步骤;另外,由于沟道区的掺杂是在体区驱入之后制作的,所以体区的驱入热过程不会影响到沟道区的离子掺杂分布,可以确保制作得到的场效应管的阈值电压的稳定性。
-
公开(公告)号:CN109192659A
公开(公告)日:2019-01-11
申请号:CN201811013159.1
申请日:2018-08-31
申请人: 江苏丽隽功率半导体有限公司
IPC分类号: H01L21/266 , H01L21/8234
摘要: 本发明公开了一种耗尽型场效应管的制作方法,涉及半导体技术领域,该方法在外延层上依次制作块状分立的厚氧化层、栅氧化层以及分立的台阶型的多晶硅栅极,然后制作体区,利用局部厚氧化层和多晶硅栅极形成的阶梯台阶进行离子的注入,由于离子注入穿透不同厚度的阻挡物的能力有差异,使得在离子注入过程中可以同时形成沟道区的离子掺杂和源漏区的离子掺杂,且可以满足沟道区和源区对离子浓度的不同要求,节约了光刻层次,简化了制作步骤;另外,由于沟道区的掺杂是在体区驱入之后制作的,所以体区的驱入热过程不会影响到沟道区的离子掺杂分布,可以确保制作得到的场效应管的阈值电压的稳定性。
-
公开(公告)号:CN108922888A
公开(公告)日:2018-11-30
申请号:CN201811010709.4
申请日:2018-08-31
申请人: 江苏丽隽功率半导体有限公司
摘要: 本发明公开了一种功率器件的终端结构及其制作方法,涉及半导体技术领域,制作得到的功率器件的终端结构在外延层中形成有环区,在环区右侧,也即芯片外侧的表面形成有浅结,使得主结加高压时,其耗尽区将向芯片外侧扩展,当扩展到浅结时,指向表面的电力线会被浅结向芯片外侧扩展,这就分摊了原本集中于芯片表面的电力线,环区相比于常规的场限环耐压能力大幅增强,可以实现在较小的终端面积的情况下达到较高的耐压,从而最大化分压环的作用,减少分压环面积,从而降低芯片面积,提高器件性能,同时,浅结的形成不需要单独的工艺,可与有源区的制作同步工艺完成,大幅降低工艺难度,降低器件成本。
-
公开(公告)号:CN108922852A
公开(公告)日:2018-11-30
申请号:CN201811011937.3
申请日:2018-08-31
申请人: 江苏丽隽功率半导体有限公司
IPC分类号: H01L21/336 , H01L21/28 , H01L29/49 , H01L29/51 , H01L29/78
摘要: 本发明公开了一种外延复合栅结构功率器件及其制作方法,涉及半导体技术领域,该制作方法在常规制作方法的基础上进行改进,使得制作得到的功率器件在传统功率器件的基础上采用了外延本征硅、氮氧化硅、氮化硅、氧化硅和半绝缘多晶硅构成的多层复合栅结构,沟道的不同位置用不同结构栅极,通过创新的结构设计和材料匹配降低了器件沟道区的漏电,降低缺陷密度,从而降低了栅极缺陷和寄生电容,提升了制作得到的功率器件的产品性能和可靠性。
-
公开(公告)号:CN108922851A
公开(公告)日:2018-11-30
申请号:CN201811010720.0
申请日:2018-08-31
申请人: 江苏丽隽功率半导体有限公司
IPC分类号: H01L21/336 , H01L29/78 , H01L29/06
摘要: 本发明公开了一种带有超结结构的沟槽型VDMOS器件及其制作方法,涉及半导体技术领域,制作方法包括:在第一外延层上生长氧化层掩膜,利用氧化层掩膜的阻挡刻蚀形成第一类沟槽和第二类沟槽,在第一类沟槽中填充氧化物,在第二类沟槽中填充氮化硅,去除氧化层掩膜和氧化物后生长形成第二外延层,第二外延层不仅填满第一类沟槽形成超结结构,还用于在第二类沟槽的侧壁作为沟槽VDMOS器件的体区,在第二类沟槽中形成栅极结构,并制作形成源区、介质层和金属层,从而可以制作得到带有超结结构的沟槽型VDMOS器件,工艺简单、易于实现。
-
公开(公告)号:CN210443562U
公开(公告)日:2020-05-01
申请号:CN201921958966.0
申请日:2019-11-13
申请人: 江苏丽隽功率半导体有限公司
摘要: 本实用新型公开了一种横向静电感应晶体管,涉及半导体技术领域,该静电感应晶体管的源极和漏极均位于N型硅层的表面,间隔设置的P型栅块与表面的连接P型栅块的P型外栅共同构成栅极,P型栅块之间形成沟道区,该器件区别于传统的纵向的SIT结构,其电流方向为水平方向流动,三个电极均位于芯片的正面,可以便利集成到常规集成电路当中,而且器件的耐压由栅极到漏极之间的距离以及N型硅层浓度决定,理论上耐压不受限,器件性能更优良;而且器件沟道上方最表面区域将呈现P型,不再参与导电,从而规避器件表面不良效应的影响,提升器件的可靠性。
-
-
-
-
-
-
-
-
-