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公开(公告)号：CN110781062B
公开(公告)日：2023-08-04
申请号：CN201910922145.X
申请日：2019-09-27
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明提出一种加速软件trace信息提取的采样方法，涉及计算机体系结构与建模技术领域。本发明提出的采样方法，实现对软件trace信息进行两级采样，包括：第一级为区间采样，包括程序特征向量的采集和归一化处理、在线阶段分类、以及采用指数变化步长的采样方法；第二级为区间内采样，包括采样区间内trace信息的采集和存储。该采样方法面向处理器解析模型所需的trace信息提取，通过采集trace信息中具有代表性片段的软件特征信息，提升trace信息的分析统计速度，减少利用二进制分析工具提取trace信息的耗时，有效提高采用解析模型进行处理器性能分析的效率。通过合理配置两级采样的各类参数，可以保证较高的性能评估准确度，并可降低10倍左右的trace信息分析统计时间开销。
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公开(公告)号：CN110750856B
公开(公告)日：2023-06-06
申请号：CN201910846458.1
申请日：2019-09-06
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06F30/20 , G06N3/0442 , G06N3/0464 , G06N3/08
Abstract: 本发明提出一种基于机器学习的有效指令窗口大小评估方法，属于计算机体系结构与建模领域。该方法以有效ROB作为因变量，并以该有效ROB所对应的193维微架构无关参数及6维硬件配置参数作为自变量，采用控制变量法设计出训练样本集，采用机器学习方法对有效指令窗口大小进行建模，并采用训练样本集训练模型以获得能够预测有效指令窗口大小的经验模型。本发明以有效指令窗口大小代替ROB窗口大小，从而提高CPI栈理论模型的精度。另外，本发明实现了对有效指令窗口大小的评估，也可以作为ROB大小选择的评估依据。
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公开(公告)号：CN110222760B
公开(公告)日：2023-05-23
申请号：CN201910480120.9
申请日：2019-06-04
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06V10/774 , G06V10/82 , G06N3/0464 , G06N3/048 , G06N3/08
Abstract: 本发明公开一种基于winograd算法的快速图像处理方法，包括如下步骤：步骤1，选取数据集，利用Caffe框架训练自定义的神经网络模型，提取训练后的模型的卷积核权重、偏置值；步骤2，提取输入图片像素点，并存放在四维数组中，四个维度分别是输入图片数目、通道数、图片的长和宽；步骤3，构造基于winograd算法的卷积算子，判断卷积核尺寸是否为3×3且通道数是否大于10，如果满足，则使用winograd算子进行卷积操作；步骤4，输出卷积操作后得到的结果，并判断本层是否为最后一层卷积层，如果是，将输出图片经过RELU层的非线性变换后送入全连接层，否则重复步骤3。此种图像处理方法可提高处理器运行神经网络时的计算能效。
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公开(公告)号：CN109711532B
公开(公告)日：2023-05-12
申请号：CN201811486547.1
申请日：2018-12-06
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所 , 南京三宝科技股份有限公司
IPC: G06N3/082 , G06N3/084 , G06N3/0464
Abstract: 本发明公开一种针对硬件实现稀疏化卷积神经网络推断的加速方法，包括面对稀疏硬件加速架构的分组剪枝参数确定方法、针对稀疏硬件加速架构的分组剪枝训练方法和针对稀疏化卷积神经网络前向推断的部署方法：根据硬件架构中乘法器数量确定分组剪枝的分组长度和剪枝率，基于量级裁剪方式将压缩率以外的权值进行裁剪，通过增量训练方式提升剪枝后的网络准确率及压缩率，剪枝过的网络经微调后保存非剪枝位置的权值和索引参数并送入硬件架构下的计算单元中，计算单元同时获取分组长度的激活值完成稀疏网络前向推断。本发明基于硬件架构出发设定算法层面的剪枝参数与剪枝策略，有益于降低稀疏加速器的逻辑复杂度提高稀疏加速器前向推断的整体效率。
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公开(公告)号：CN109039608B
公开(公告)日：2023-05-09
申请号：CN201810971256.5
申请日：2018-08-24
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种基于双S核的8‑bitAES电路，属于保密或安全通信装置的技术领域。该电路面向IoT应用，与传统128‑bit AES电路相比，采用了8比特的数据路径，通过充分利用串行处理和部分并行处理来降低电路面积与功耗，提高能量效率。电路包括：数据处理模块、密钥扩展模块、控制模块、密钥加模块。双S核的设计使数据处理模块和密钥扩展模块可以并行执行，数据处理模块充分利用S核不被密钥扩展模块调用的空闲时间，降低周期数，提高吞吐率。同时，移位操作采用寄存器到寄存器的方式实现，减少了中间寄存器，进一步降低了电路面积。
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Patent Agency Ranking
公开(公告)号：CN115763562A
公开(公告)日：2023-03-07
申请号：CN202211474364.4
申请日：2022-11-23
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 一种能降低导通电阻的高迁移率碳化硅N型LDMOS器件，包括N型衬底，N型衬底上设有P型外延，在N型衬底上设有N型阱区、第一P型重掺杂区、第一N型重掺杂区及连接于源极的第二P型重掺杂区，在N型阱区内设有连接于漏极的第二N型重掺杂区，第一P型重掺杂区、第一N型重掺杂区及第二P型重掺杂区相连接，在第二N型重掺杂区、N型阱区、第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区及P型外延的表面设有氧化层，在P型外延上设有作为所述器件栅极的多晶硅沟槽栅极且多晶硅沟槽栅极向P型外延内延伸，在P型外延内设有N型埋层，N型埋层的一端接于所述器件的沟道，另一端连接于N型阱区。
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公开(公告)号：CN115117154A
公开(公告)日：2022-09-27
申请号：CN202210712859.X
申请日：2022-06-22
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/10 , H01L29/06 , H01L29/40 , H01L29/417 , H01L29/78
Abstract: 本发明公开了一种具有高续流能力的鳍式氮化镓器件，包括：金属漏电极，第一高掺杂层，具有鳍式结构的缓冲层，具有第一鳍柱、第二鳍柱、第三鳍柱、第四鳍柱的元胞区和具有第五鳍柱、第六鳍柱的终端区；第一、第四、第五鳍柱的顶表面叠设第二高掺杂层、金属源电极，并通过其外侧的金属栅电极实现器件的正向工作状态，第二、第六鳍柱通过顶表面及外侧的第二金属源电极实现器件的反向工作状态，第三鳍柱的顶表面及外侧设有第三介质层，用于隔离第二鳍柱与第四鳍柱；本发明器件具有高续流能力、高击穿电压、低开关损耗以及高工艺集成度等优势。
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公开(公告)号：CN115017850A
公开(公告)日：2022-09-06
申请号：CN202210697638.X
申请日：2022-06-20
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06F30/337 , G06K9/62 , G06N3/04 , G06F119/06
Abstract: 本发明公开了一种数字集成电路优化方法。在满足一定的时序约束的前提下，通过对电路的电路级，路径级和门单元级特征进行提取，构建漏功耗优化模型，采用来自商用电路优化工具的优化数据训练模型，预测电路优化后的门单元的阈值电压类型，从而对布线后的门级网表中的门单元进行阈值电压调整实现对电路的优化，以达到降低漏功耗的优化目标。与商用电路优化工具相比，本发明提出的数字集成电路优化方法能够应用到工程修改(ECO)阶段的电路优化中，极大提升优化速度的同时可以取得相近的漏功耗优化效果，对于加快数字集成电路漏功耗优化的速度具有重要意义。
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公开(公告)号：CN114361253A
公开(公告)日：2022-04-15
申请号：CN202111638905.8
申请日：2021-12-29
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/732 , H01L29/737 , H01L21/34 , H01L21/02 , H01L21/363 , C23C14/35 , C23C14/04 , C23C14/08 , C23C14/58
Abstract: 本发明涉及一种氧化物半导体双极型晶体管及其制造方法，所述晶体管包括：基底；集电极，位于所述基底上；n型集电区，形成于所述集电极之上；p型基区，形成于所述n型集电区之上；n型发射区，形成于所述p型基区之上；基极，形成于所述p型基区之上靠近边缘位置；发射极，位于所述n型发射区上。本发明还提供了一种半导体双极型晶体管的制备方法，所有材料制备均可通过磁控溅射实现，操作简单，工艺成本较低。在沉积氧化物半导体薄膜时，通过选择合适的磁控溅射工艺过程中氩气与氧气的通气比例，以及退火环境和氛围，成功调整了薄膜中电子或空穴的浓度，使该器件成功实现双极型晶体管的特性。
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公开(公告)号：CN113782588A
公开(公告)日：2021-12-10
申请号：CN202111010568.8
申请日：2021-08-31
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/06 , H01L29/778
Abstract: 一种栅极高耐压低漏电的氮化镓功率器件，包括：P型硅衬底，在P型硅衬底上方设有氮化铝缓冲层，氮化铝缓冲层上方设有铝镓氮缓冲层，铝镓氮缓冲层上方设有氮化镓缓冲层，氮化镓缓冲层上方设有铝镓氮势垒层和两端的源极及漏极，源极及漏极上方设有金属分别作为源极和漏极连接铝镓氮势垒层两端至外围的输入\输出，源极金属与铝镓氮势垒层左端形成欧姆接触，漏极和铝镓氮势垒层右端形成欧姆接触，铝镓氮势垒层上方叠加有三层不同掺杂浓度的P型氮化镓层，P型氮化镓层上方设有栅极金属连接P型氮化镓层至结构外围的输入\输出，栅极金属和P型氮化镓层形成肖特基接触，P型氮化镓层和栅极在源漏极之间相对距离源极较近，相对距离漏极较远，铝镓氮势垒层上方漏极和P型氮化镓之间设有氮化物钝化层，源极和P型氮化镓之间设有氮化物钝化层。
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