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公开(公告)号：CN114725091B
公开(公告)日：2023-11-03
申请号：CN202210361085.0
申请日：2022-04-07
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L27/085 , H01L29/778 , H01L29/20
Abstract: 一种实现氮化镓CMOS逻辑电路的结构，包括：实现P沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层，氮化镓沟道层上方设有第三铝镓氮势垒层、钝化层、金属源极、金属漏极，第三铝镓氮势垒层上方设有栅极介质层，栅极介质层上方设有栅极金属。实现N沟道氮化镓晶体管：从下到上顺序设有衬底、氮化铝成核层、铝镓氮缓冲层、第一铝镓氮势垒层、氮化镓沟道层、第二铝镓氮势垒层，第二铝镓氮势垒层上方设有P型氮化镓层、钝化层、金属源极、金属漏极，P型氮化镓层上方设有栅极金属。本发明实现P沟道和N沟道氮化镓器件的增强型操作，减少散射对空穴迁移率影响，提高P沟道器件的输出电流。
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公开(公告)号：CN116979785A
公开(公告)日：2023-10-31
申请号：CN202310595098.9
申请日：2023-05-24
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H02M1/00
Abstract: 本发明公开了一种非对称可重构多相电源，由多组6相主相与2相可共享辅助相结合，具体包括至少2个主相降压变换器及1个辅助相降压变换器，主相辅助相降压变换器分别包括6相降压变换器和2相降压变换器，多相电源包括可重构通路开关、可重构通路开关控制电路及高动态非线性闭环控制电路，高动态非线性闭环控制电路采样每相电感电流和输出电压，产生含有占空比信息的PWM脉冲信号并用于控制主相和辅助相的输出电压；辅助相通过所述可重构通路开关耦合到对应的负载；可重构通路开关控制电路采用3个周期的状态机控制可重构通路开关，即：可重构通路开关断开负载切载后负载对应的可重构通路开关导通及切载完成后进入断开可重构通路开关。
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公开(公告)号：CN116683899A
公开(公告)日：2023-09-01
申请号：CN202310676953.9
申请日：2023-06-08
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H03K17/04 , H03K17/687 , H03K19/003 , H03K19/20
Abstract: 本发明提供一种基于氮化镓工艺的高可靠高速电平移位电路，包括电平转换模块、锁存模块、电压偏置模块、电流镜模块、加速上拉模块、抗dVSW/dt模块、输出级模块，可以克服传统氮化镓电平移位电路延时大和功耗高的问题。
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公开(公告)号：CN116632013A
公开(公告)日：2023-08-22
申请号：CN202310607008.3
申请日：2023-05-26
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明提供一种基于金属氧化物半导体薄膜晶体管的基准电压源电路结构及其制备方法。制备方案包括：获取衬底；在所述衬底上形成栅电极层；在所述栅电极层上形成栅极介电层；在所述栅极介电层上形成IGZO有源层；在所述栅极介电层上形成ITO有源层；在所述栅极介电层上形成通孔；在所述IGZO/ITO有源层上形成源极、漏极。本发明还提供了一种基于金属氧化物半导体薄膜晶体管的基准电压源结构，包括增强型IGZO薄膜晶体管(M1)、耗尽型ITO薄膜晶体管(M2)。创新地利用增强型IGZO薄膜晶体管、耗尽型ITO薄膜晶体管提供了一种柔性基准电压源电路的方案和思想。
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公开(公告)号：CN116525684A
公开(公告)日：2023-08-01
申请号：CN202310595665.0
申请日：2023-05-25
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/786 , G05F1/56 , H01L21/336 , H01L29/10
Abstract: 本发明提供一种基于IGZO薄膜晶体管的低压差线性稳压器及其制备方法。制备方案包括：获取衬底；在所述衬底上形成栅电极层；在所述栅电极层上形成栅极介电层；在所述栅极介电层上形成IGZO有源层；在所述栅极介电层上形成通孔；在所述IGZO有源层上形成源极、漏极；对部分薄膜晶体管的IGZO有源层进行局部氢等离子体处理，形成耗尽型薄膜晶体管。本发明还提供了一种基于IGZO薄膜晶体管的LDO电路，包括基准电压子电路，误差放大子电路和调整管及反馈网络。对传统CMOS拓扑结构进行了改进，创新地利用增强型、耗尽型两种工作模式的n型IGZO薄膜晶体管实现一种柔性电源管理模块的方案和思想。
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Patent Agency Ranking
公开(公告)号：CN116345859A
公开(公告)日：2023-06-27
申请号：CN202310328443.2
申请日：2023-03-30
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明是一种具有死区时间控制功能的多路栅极驱动电路，该驱动电路包括PWM发生器(1)、MOS驱动网络(2)、多绕组隔离变压器(3)、钳位电路(4)和死区时间控制电路(5)；MOS驱动网络(2)的输出经过多绕组隔离变压器(3)输出给钳位电路(4)，钳位电路(4)的输出信号作为LLC‑DCX拓扑原边的栅驱动信号；死区时间控制电路(5)用于调整死区时间，实现LLC‑DCX软开关，减少开关切换状态的能量损失。使得死区时间可控，可以提供多路栅极驱动信号，同时降低了驱动损耗，提高了系统稳定性。
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公开(公告)号：CN109598338B
公开(公告)日：2023-05-19
申请号：CN201811493592.X
申请日：2018-12-07
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所 , 南京三宝科技股份有限公司
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明公开一种基于FPGA的计算优化的卷积神经网络加速器，包括AXI4总线接口、数据缓存区、预取数据区、结果缓存区、状态控制器及PE阵列；数据缓存区用于缓存通过AXI4总线接口从外部存储器DDR中读取的特征图数据、卷积核数据和索引值；预取数据区用于从特征图子缓存区预取需要并行输入PE阵列的特征图数据；结果缓存区用于缓存每行PE的计算结果；状态控制器用于控制加速器工作状态，实现工作状态间的转换；PE阵列用于读取预取数据区和卷积核子缓存区中的数据进行卷积操作。此种加速器利用参数稀疏性、重复权重数据和激活函数Relu的特性，提前结束冗余计算，减少计算量，并通过减少访存次数来降低能耗。
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公开(公告)号：CN114157145B
公开(公告)日：2023-03-14
申请号：CN202111439320.3
申请日：2021-11-30
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开了一种DC‑DC开关电源的电感电流预估方法，包括电压采样模块、数据转换模块、开关信号计数模块、电感电压计算模块和数字滤波器模块；输入电压和输出电压经过电压采样模块和数据转换模块，得到位数相同的转换后的输入电压和转换后的输出电压；节点电压与参考电压进行比较，再通过开关信号计数模块得到占空比；然后电感电压计算模块输出电感和寄生阻两端的电压平均值，再经过数字滤波器模块最终得到预估的电感电流；本发明在只采样输入和输出电压的情况下，能准确估算出实时电感电流，且不需要增加额外的电阻、电容和运放等模拟采样电路，不需要远高于开关频率的高速ADC，可降低成本、减小电路体积，具有很高泛用性。
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公开(公告)号：CN115458609A
公开(公告)日：2022-12-09
申请号：CN202211239216.4
申请日：2022-10-11
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/786 , H01L29/24 , H01L29/36 , H01L21/336
Abstract: 本发明提供一种高耐压、低导通电阻IGZO薄膜晶体管及其制备方法，通过在器件IGZO低阻漂移区部分进行氢离子掺杂，提高IGZO低阻漂移区内的载流子浓度，降低IGZO沟道导通电阻，显著降低因非栅控漂移区提升器件耐压而牺牲的电流密度，获得了更为优异的导通电阻与击穿电压间的关系，同时相比传统砷离子掺杂、双栅结构等工艺，本发明降低了实验温度、简化了工艺步骤，极大地提升漂移区电流能力。
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公开(公告)号：CN113626994B
公开(公告)日：2022-11-22
申请号：CN202110835923.9
申请日：2021-07-23
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G06F30/20
Abstract: 本发明公开了一种寄存器时序约束灵活建模方法，首先确定寄存器的输入端过渡时间、时钟端过渡时间、输出负载电容的仿真范围，并在每种输入端过渡时间、时钟端过渡时间、输出负载电容组合下仿真得到时序约束范围，然后在此约束范围内以一定间距提取建立松弛和保持松弛并仿真得到时钟端到输出端延时。最后，利用人工神经网络建立寄存器的相互依赖的时序模型，其中时钟端到输出端延时被建模为输入端过渡时间、时钟端过渡时间、输出负载电容、建立松弛、保持松弛和输出端状态的函数。本发明中灵活的时序约束模型具有仿真开销低，预测效果精度较高的优点，对于数字集成电路的静态时序分析时序签核有重要意义。
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