公开(公告)号：CN113626994A

公开(公告)日：2021-11-09

申请号：CN202110835923.9

申请日：2021-07-23

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 曹鹏 ,  姜海洋 ,  王家豪

IPC: G06F30/20

Abstract: 本发明公开了一种寄存器时序约束灵活建模方法，首先确定寄存器的输入端过渡时间、时钟端过渡时间、输出负载电容的仿真范围，并在每种输入端过渡时间、时钟端过渡时间、输出负载电容组合下仿真得到时序约束范围，然后在此约束范围内以一定间距提取建立松弛和保持松弛并仿真得到时钟端到输出端延时。最后，利用人工神经网络建立寄存器的相互依赖的时序模型，其中时钟端到输出端延时被建模为输入端过渡时间、时钟端过渡时间、输出负载电容、建立松弛、保持松弛和输出端状态的函数。本发明中灵活的时序约束模型具有仿真开销低，预测效果精度较高的优点，对于数字集成电路的静态时序分析时序签核有重要意义。

公开(公告)号：CN113673193B

公开(公告)日：2022-11-22

申请号：CN202110906714.9

申请日：2021-08-09

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 曹鹏 ,  王家豪 ,  姜海洋

IPC: G06F30/337 ,  G06F30/3315 ,  G06F119/12

Abstract: 本发明公开了一种基于寄存器灵活时序库的电路时序优化方法，首先通过在多组输入信号转换时间、时钟信号转换时间和寄存器负载电容情况下分别对寄存器仿真，通过改变寄存器的建立松弛和保持松弛，获得此时对应的实际传播延时，并通过线性插值获得特定的输入信号转换时间、时钟信号转换时间、寄存器负载电容、建立松弛和保持松弛下寄存器实际传播延时，从而建立寄存器灵活时序库；然后利用该库对电路中的所有寄存器路径进行静态时序分析，通过改变寄存器的建立松弛和保持松弛，找到满足建立时间余量和保持时间余量均大于零条件的最小时钟周期，从而在不改变电路设计、不增加电路面积开销的情况下提高电路性能。

公开(公告)号：CN113626994B

公开(公告)日：2022-11-22

申请号：CN202110835923.9

申请日：2021-07-23

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 曹鹏 ,  姜海洋 ,  王家豪

IPC: G06F30/20

Abstract: 本发明公开了一种寄存器时序约束灵活建模方法，首先确定寄存器的输入端过渡时间、时钟端过渡时间、输出负载电容的仿真范围，并在每种输入端过渡时间、时钟端过渡时间、输出负载电容组合下仿真得到时序约束范围，然后在此约束范围内以一定间距提取建立松弛和保持松弛并仿真得到时钟端到输出端延时。最后，利用人工神经网络建立寄存器的相互依赖的时序模型，其中时钟端到输出端延时被建模为输入端过渡时间、时钟端过渡时间、输出负载电容、建立松弛、保持松弛和输出端状态的函数。本发明中灵活的时序约束模型具有仿真开销低，预测效果精度较高的优点，对于数字集成电路的静态时序分析时序签核有重要意义。

公开(公告)号：CN113673193A

公开(公告)日：2021-11-19

申请号：CN202110906714.9

申请日：2021-08-09

Applicant: 东南大学 ,  东南大学—无锡集成电路技术研究所

Inventor： 曹鹏 ,  王家豪 ,  姜海洋

IPC: G06F30/337 ,  G06F30/3315 ,  G06F119/12

Abstract: 本发明公开了一种基于寄存器灵活时序库的电路时序优化方法，首先通过在多组输入信号转换时间、时钟信号转换时间和寄存器负载电容情况下分别对寄存器仿真，通过改变寄存器的建立松弛和保持松弛，获得此时对应的实际传播延时，并通过线性插值获得特定的输入信号转换时间、时钟信号转换时间、寄存器负载电容、建立松弛和保持松弛下寄存器实际传播延时，从而建立寄存器灵活时序库；然后利用该库对电路中的所有寄存器路径进行静态时序分析，通过改变寄存器的建立松弛和保持松弛，找到满足建立时间余量和保持时间余量均大于零条件的最小时钟周期，从而在不改变电路设计、不增加电路面积开销的情况下提高电路性能。

公开(公告)号：CN117236246A

公开(公告)日：2023-12-15

申请号：CN202311266370.5

申请日：2023-09-28

Applicant: 东南大学

Inventor： 曹鹏 ,  丁文杰 ,  姜海洋

IPC: G06F30/3315 ,  G06F30/392 ,  G06N3/0455 ,  G06N3/0499 ,  G06N3/08 ,  G06F119/02

Abstract: 本发明公开了一种考虑多输入转换效应的单元时序预测方法、设备及介质，对于多输入组合逻辑单元，通过提取时序弧输入模式和标准单元中晶体管的特征信息，构建并训练MIS效应影响下的标准单元时序库校正模型，用于预测相较于未考虑MIS效应时单元时序库的校正量。本发明提出的考虑多输入转换效应的单元时序模型构建，对原有的时序库时序延时结果进行校正可以应用在数字电路静态时序分析中，与传统的未考虑MIS效应的单元时序库建模方式相比，本发明可以准确且快速地对标准单元进行时序建模，减少由于MIS效应导致的保持时间检查和建立时间检查时的乐观或悲观分析，从而避免性能损失或导致功能故障。