公开(公告)号：CN101183558B

公开(公告)日：2010-05-26

申请号：CN200710096701.X

申请日：2007-04-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴经纬 ,  李政宏 ,  廖宏仁

IPC: G11C8/08 ,  G11C11/413

CPC classification number: G11C11/412 ,  G11C8/08

Abstract: 本发明公开一种字符线驱动器(IC)，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。

公开(公告)号：CN101685667A

公开(公告)日：2010-03-31

申请号：CN200910178040.4

申请日：2009-09-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘逸群 ,  周绍禹 ,  廖宏仁

IPC: G11C11/412

CPC classification number: G11C11/413

Abstract: 本发明提供一种静态随机存取存储器，包括交叉耦接(cross-coupled)的一对反向器、一第一NMOS晶体管、一第二NMOS晶体管以及一第三NMOS晶体管。一对反向器交叉耦接且具有第一存储节点；第一NMOS晶体管具有一漏极连接于第一存储节点，以及一源极连接于第一信号线；第二NMOS晶体管具有一漏极连接于一第二信号线、源极连接于第一NMOS晶体管的一栅极，以及一栅极连接于一第三信号线；第三NMOS晶体管具有一漏极连接于第一MOS晶体管的栅极、一源极连接于接地端(VSS)，以及一栅极连接于一第四信号线，其中第四信号线互补于第三信号线。本发明提供的静态随机存取存储器在对邻近的存储器单元进行存取时具有最小的干扰。

公开(公告)号：CN101183558A

公开(公告)日：2008-05-21

申请号：CN200710096701.X

申请日：2007-04-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴经纬 ,  李政宏 ,  廖宏仁

IPC: G11C8/08 ,  G11C11/413

CPC classification number: G11C11/412 ,  G11C8/08

Abstract: 本发明公开一种集成电路(IC)，包括第一以及第二降压电路，分别地由第一以及第二信号所控制，且耦接于第一节点以及低电压电源供应(Vss)、以及可控制的升压电路，耦接于该第一节点以及互补高电压电源供应(Vcc)，其中当该第一或该第二信号触发(assert)至既定逻辑状态时，该第一节点被降压至逻辑低准位(LOW)状态。

公开(公告)号：CN222927205U

公开(公告)日：2025-05-30

申请号：CN202421917492.6

申请日：2024-08-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 余华鑫 ,  李哲安 ,  谢豪泰 ,  李政宏 ,  廖宏仁

IPC: G11C7/10 ,  G06F30/333

Abstract: 一种输入/输出电路及记忆体电路，输入/输出电路包含旁路电路、第一锁存器、第二锁存器、第一晶体管及第二晶体管。旁路电路用以直接地接收数据信号并间接地接收写入启动信号。第一锁存器耦接于第一数据接线与第二数据接线之间。第二锁存器耦接至第一锁存器，且用以基于存在于第二数据接线上的电压准位产生数据输出信号。第一晶体管耦接至第一锁存器，且由感应启动信号门控。第二晶体管耦接至第一锁存器，且由时脉信号门控。第一晶体管及第二晶体管在输入/输出电路的多个操作模式中的每一者中交替地启动。