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公开(公告)号：CN101661944B
公开(公告)日：2011-01-26
申请号：CN200810118876.0
申请日：2008-08-26
Applicant: 北京大学
IPC: H01L27/146 , H01L23/522 , H01L29/786 , H01L21/84 , H01L21/768 , H04N5/30
Abstract: 本发明公开了一种紫外图像传感器的像素单元及其制备方法。该传感器像素单元包括一衬底，在衬底上集成两个薄膜晶体管，一个薄膜晶体管为驱动晶体管，包括栅电极、栅介质、有源层、源/漏电极、遮光层和钝化层；另一个薄膜晶体管为探测晶体管，该探测晶体管包括栅电极、栅介质、有源层、源/漏电极和钝化层。驱动晶体管的栅电极与图像传感器的行扫描线相连，驱动晶体管的漏电极与图像传感器的列数据线相连；探测晶体管的漏电极与驱动晶体管的源电极相连，探测晶体管的源电极接地或接到下一行的行扫描线，探测晶体管的栅电极接地或偏置。本发明不同于传统的单晶半导体器件，具有更强的灵活性和更低的成本，其分辨率和灵敏度得到显著提高。
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公开(公告)号：CN101783124A
公开(公告)日：2010-07-21
申请号：CN201010111791.7
申请日：2010-02-08
Applicant: 北京大学深圳研究生院 , 昆山龙腾光电子公司
CPC classification number: G09G3/3677 , G09G2300/0408 , G09G2300/0417 , G09G2310/0286 , G09G2310/08 , G11C19/184 , G11C19/28
Abstract: 本发明公开了一种栅极驱动电路单元、栅极驱动电路及显示装置，该栅极驱动电路单元包括：第一时钟信号控制模块包括驱动单元和时钟馈通抑制单元，驱动单元在开启后，将第一时钟信号传送到输出端口；时钟馈通抑制单元在第一时钟信号的控制下将驱动单元的控制端耦合到信号输出接口；输入信号控制模块在输入脉冲信号的控制下，给驱动单元提供驱动电压；第三时钟信号控制模块在第三时钟信号的控制下给驱动单元提供关闭电压，第三时钟信号比第一时钟信号滞后两个相位；第四时钟信号控制模块在第四时钟信号的控制下拉下信号输出接口的电压，第四时钟信号比第一时钟信号超前一个相位。本发明设计简单，功耗小，稳定度高。
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公开(公告)号：CN101478005B
公开(公告)日：2010-06-09
申请号：CN200910077733.4
申请日：2009-02-13
Applicant: 北京大学深圳研究生院
IPC: H01L29/786 , H01L21/336
Abstract: 本发明公开了一种金属氧化物薄膜晶体管及其制作方法。该晶体管为底栅结构，包括一栅电极，一栅介质层，一沟道区，一源区和一漏区，所述源区和漏区分别在沟道区两端并与沟道区相连，且源漏区与沟道区为同一层金属氧化物半导体薄膜，未偏置状态下，源漏区为高载流子浓度区，而沟道区为低载流子浓度区。该薄膜晶体管的源漏区与沟道区由同一次的薄膜工艺形成，在真空或氢气或氮气气氛下热处理半导体薄膜实现源漏区的高载流子浓度，在氧气气氛下热处理则获得沟道区的低载流子浓度，不需另加源漏金属层工艺步骤，简化了制备工艺。同时，器件的阈值电压由氧气氛下的退火条件所控制，可在线检测，使器件特性的可控性大为提高。
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公开(公告)号：CN101661943A
公开(公告)日：2010-03-03
申请号：CN200810118875.6
申请日：2008-08-26
Applicant: 北京大学
IPC: H01L27/146 , H01L21/822
Abstract: 本发明公开了一种紫外图像传感器及其像素单元以及制备方法。紫外图像传感器包括行扫描/驱动电路、列信号读出/驱动电路和像素阵列，每个像素单元包括信号放大器电路和光探测元件。图像传感器的行扫描/驱动电路、列信号读出/驱动电路和像素单元的信号放大器电路均采用硅CMOS技术制作，同步集成于同一衬底，且光探测元件位于信号放大器电路之上，光探测元件与信号放大器电路之间由介质层隔离，两者通过上述介质层的通孔实现电连接。本发明实现了单片集成，因此具有更高的性能和更低的成本，并显著提高了紫外图像传感器的分辨率和灵敏度。
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公开(公告)号：CN100561692C
公开(公告)日：2009-11-18
申请号：CN200710177105.4
申请日：2007-11-09
Applicant: 北京大学
IPC: H01L21/336 , H01L21/266
Abstract: 本发明提供了一种MOS晶体管体区的掺杂方法，属于半导体集成电路及其制造技术领域。该方法是在栅电极两侧形成狭缝，通过该狭缝进行体区的离子注入掺杂。本发明由于体区重掺杂是通过栅电极两侧的狭缝进行，因此，实现了重掺杂区域在沟道区两侧呈条状，该条状重掺杂区能有效屏蔽漏电场对沟道和源端的影响，使器件具有良好的短沟道特性。且该条状重掺杂区在沟道两侧，沟道区内杂质浓度可以很低，使得器件具有高的载流子迁移率和好的亚阈特性。本发明可有效避免或缓解目前常规的体区掺杂方法所带来的问题。
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Patent Agency Ranking
公开(公告)号：CN101533858A
公开(公告)日：2009-09-16
申请号：CN200910106614.7
申请日：2009-04-03
Applicant: 北京大学深圳研究生院
IPC: H01L29/786 , H01L29/06 , H01L29/10 , H01L21/336 , H01L27/12
Abstract: 本发明公开了一种薄膜晶体管，包括设置在衬底上的栅电极、沟道层、源区和漏区，所述沟道层形成于所述栅电极的上方，所述沟道层在沟道长度方向上的尺寸小于栅电极同方向的长度并处于所述栅电极长度的覆盖范围之内，所述源区和漏区形成于所述栅电极的两侧且与所述栅电极绝缘，所述源区和漏区分别与所述沟道层长度方向的两侧面相接触形成肖特基结。本发明还公开了一种上述薄膜晶体管的制作方法及图像显示装置。本发明薄膜晶体管的沟道层位于栅电极的覆盖范围内，肖特基结能直接受到栅电极的控制和调节。该背栅结构的肖特基型薄膜晶体管可在低温工艺下实现，避免了较高温度所导致的栅与源漏的短路。
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公开(公告)号：CN101533779A
公开(公告)日：2009-09-16
申请号：CN200910106613.2
申请日：2009-04-03
Applicant: 北京大学深圳研究生院
IPC: H01L21/336 , H01L21/306 , H01L29/10 , H01L29/423 , H01L21/84
Abstract: 本发明公开了一种薄膜晶体管的制作方法，包括以下步骤：在衬底上形成栅电极；在栅电极的上方形成沟道层以及夹持在所述沟道层两侧且与栅电极绝缘的源区和漏区，所述沟道层的形成是利用已形成的栅电极作为掩模图形的自对准光刻方法实现的。本发明还公开了一种图像显示装置的制作方法。本发明由于采用栅电极作为掩模图形的方法对源区和漏区进行刻蚀，使得栅电极和源区及漏区形成自对准，即器件结构自然形成高度对称和各组成部分自然形成高精度对准，摆脱了制造工艺对昂贵的高精度光刻对准设备的依赖，从而降低了成本，提高了成品率。
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公开(公告)号：CN101131936A
公开(公告)日：2008-02-27
申请号：CN200710122156.7
申请日：2007-09-21
Applicant: 北京大学
IPC: H01L21/336 , H01L21/84
CPC classification number: H01L29/66795
Abstract: 本发明提供一种利用选择外延工艺制备鳍形场效应晶体管的方法，属于半导体集成电路制造技术领域。该方法采用SOI晶片为衬底，首先在衬底表面生长一层薄介质层，然后进行光刻和刻蚀薄介质层和SOI的半导体膜层形成半导体条，对该半导体条的中间部分进行重掺杂；然后以半导体条为衬底选择外延生长半导体膜，在半导体条的两侧形成无掺杂半导体膜；腐蚀掉半导体条顶部的薄介质层和半导体条中间的重掺杂部分，留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域，以该半导体膜作为超薄Fin体，生长栅介质层和栅电极材料，制得超薄Fin体的鳍形场效应晶体管。本发明Fin体的厚度由外延工艺决定，因此Fin体厚度、Fin体形貌的均匀性都会有很大的提高和改善。
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公开(公告)号：CN1964072A
公开(公告)日：2007-05-16
申请号：CN200610140390.8
申请日：2006-12-08
Applicant: 北京大学
IPC: H01L29/78 , H01L29/47 , H01L21/336 , H01L21/28
Abstract: 本发明提供了一种常规源端抬高漏端的肖特基势垒源漏MOS晶体管及其制作方法。所述MOS晶体管的源漏具有不对称结构，选择两种不同的金属材料，通过两次金属硅化反应，控制反应时间，可以获得高度不同的肖特基势垒源漏。通过选择不同的肖特基势垒组合，本发明的MOS晶体管还可以获得大的开关态电流比，或者是获得大的开态电流，同时尽可能的减小器件的关态漏电流。其制作工艺在与传统的MOSFET制作工艺保持完全兼容的同时，降低了工艺的复杂性，相较于先前的不对称肖特基势垒MOS晶体管的制作工艺，该制作方法具有自对准的特点，使得器件有望应用于亚50纳米尺度的集成电路生产。
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公开(公告)号：CN1215564C
公开(公告)日：2005-08-17
申请号：CN03137019.5
申请日：2003-05-29
Applicant: 北京大学
IPC: H01L27/112 , H01L27/115 , H01L21/8246 , H01L21/8247
Abstract: 本发明提供了一种半导体快闪存储器结构，为一MOS晶体管，其沟道区为一垂直于硅衬底的硅墙；沟道区左右两侧依次纵向排列隧穿介质层、浮栅、阻挡介质层、控制栅；分布在沟道区左右两侧的控制栅、浮栅相互自对准。本发明的快闪存储器的制备方法，作为沟道区的垂直硅墙是通过对SOI硅片上的硅膜进行光刻和刻蚀而形成；硅墙两侧的浮栅电极是通过对淀积的多晶硅膜进行各向异性刻蚀而形成，其形成不需任何光刻步骤；控制栅和浮栅的长度是由同一次光刻掩膜所确定，故自然形成相互自对准结构。本发明存储器结构与常规结构相比，栅长度在同等条件下可进一步显著减小，存储器具有更强的可缩小能力，更好的存储性能。
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