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公开(公告)号：CN119496493B
公开(公告)日：2025-04-25
申请号：CN202510080604.X
申请日：2025-01-20
Applicant: 安徽大学
Abstract: 本发明属于本发明属于模拟电路领域，具体涉及一种覆盖快慢上电延迟的低功耗上电复位电路、模块、芯片，该上电复位电路包括检测电路、延迟电路和输出电路三个部分。其中，检测电路用于检测VDD的上电并产生对应的上电信号。延迟电路用于利用电源管理电路中既有的带隙基准电流源和带隙基准电压源的输出，生成一个指定延时的延迟信号。输出电路中包括1个与门，与门的两个输入端分别连接检测电路和延迟电路的输出端，进而根据二者输出生成具有满足延迟需求的复位信号。该上电复位电路可以覆盖不同的上电模式，并可以产生制定延迟需求的复位信号，检测电路输出还可以抑制延迟电路在快上电时容易出现的跳变对电路可靠性的影响。
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公开(公告)号：CN119853446A
公开(公告)日：2025-04-18
申请号：CN202510061599.8
申请日：2025-01-15
Applicant: 安徽大学
IPC: H02M3/07
Abstract: 本发明涉及图像传感器设计技术领域，具体涉及应用于CIS的交叉耦合电荷泵电路、模块及CIS模块。本发明的电路包括：电荷泵部、防泄露漏开关部、补偿电路部。电荷泵部采用交叉耦合设计，且在上升压路径设置了1个辅助开关管MN7、下升压路径设置了1个辅助开关管MN8；一方面，通过防泄露漏开关部来对MN7、MN8进行控制，不仅保证了电荷泵部正常升压，也通过在电荷恢复阶段使MN7～MN8保持断开，避免出现反向回流、以减小输出纹波；另一方面，通过补偿电路部来在不同阶段给电荷泵部提供不同的补偿信号VF，不仅保证了电荷泵部正常升压，而且在电荷恢复阶段通过向电荷泵部施加大于VDD的VF完成电压补偿来提高瞬态响应。
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公开(公告)号：CN119521034A
公开(公告)日：2025-02-25
申请号：CN202411661132.9
申请日：2024-11-20
Applicant: 安徽大学
IPC: H04N25/773 , H04N25/771 , H04N25/766 , H04N25/703
Abstract: 本发明涉及图像传感器设计技术领域，具体公开了基于相邻像素预测的SAR‑SS型ADC电路、模块。本发明的SAR‑SS型ADC电路包括：信号输入部、增益放大器、采样保持及电压抬升部、预测控制部、SAR‑ADC部、SS‑ADC部、数据处理部。本发明采用多列共享ADC的方式来减少ADC的数量；同时将11bit量化分解成通过SAR‑ADC部进行5bit除量化、SS‑ADC部进行6bit细量化，并增设了预测控制部来对是否需要进行5bit粗量化进行判断，以减少5bit粗量化的不必要耗时及功耗。本发明解决了传统列级ADC由于采用一列配一个而导致ADC总数量偏多的问题。
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公开(公告)号：CN119496493A
公开(公告)日：2025-02-21
申请号：CN202510080604.X
申请日：2025-01-20
Applicant: 安徽大学
Abstract: 本发明属于本发明属于模拟电路领域，具体涉及一种覆盖快慢上电延迟的低功耗上电复位电路、模块、芯片，该上电复位电路包括检测电路、延迟电路和输出电路三个部分。其中，检测电路用于检测VDD的上电并产生对应的上电信号。延迟电路用于利用电源管理电路中既有的带隙基准电流源和带隙基准电压源的输出，生成一个指定延时的延迟信号。输出电路中包括1个与门，与门的两个输入端分别连接检测电路和延迟电路的输出端，进而根据二者输出生成具有满足延迟需求的复位信号。该上电复位电路可以覆盖不同的上电模式，并可以产生制定延迟需求的复位信号，检测电路输出还可以抑制延迟电路在快上电时容易出现的跳变对电路可靠性的影响。
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公开(公告)号：CN119415475A
公开(公告)日：2025-02-11
申请号：CN202510026330.6
申请日：2025-01-08
Applicant: 安徽大学
IPC: G06F15/78 , G06F7/544 , G11C11/412 , G11C11/418 , G11C11/419
Abstract: 本申请涉及一种SRAM的存内乘法运算电路和模块、SRAM和电子设备，其中，该存内乘法运算电路包括存储部分和加权部分，存储部分包括八个存储单元，每个存储单元具有模拟量输入端和模拟量输出端且用于存储单比特权重，每个存储单元在自身存储的单比特权重为1时导通模拟量输入端和模拟量输出端以及在自身存储的单比特权重为0时断开模拟量输入端和模拟量输出端；加权部分包括第一电容、第二电容、第三电容、第四电容、第五电容、第六电容、第七电容、第八电容、第九电容、第十电容和第十一电容。所采用电容的数量和总容值均更少，降低了电路面积开销，解决了目前基于电荷域的SRAM的存内乘法运算电路的面积开销较大的问题。
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Patent Agency Ranking
公开(公告)号：CN114999545B
公开(公告)日：2025-02-11
申请号：CN202210660197.6
申请日：2022-06-13
Applicant: 安徽大学
IPC: G11C11/412
Abstract: 本发明涉及NRHC‑14T抗辐照SRAM存储单元、芯片和模块。NRHC‑14T抗辐照SRAM存储单元包括PMOS晶体管P1～P8和NMOS晶体管N1～N6。晶体管P1和P2交叉耦合，P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，它们的状态分别由存储节点Q和QN控制，两个主存储节点Q与QN通过N5与N6分别与位线BL和BLB相连，两个冗余存储节点S0与S1通过P7与P8分别与位线BL和BLB相连，N5与N6由字线WL控制，P7与P8由字线WLB控制。本发明能够提高单元电路的抗SEU的能力，可以在牺牲较小单元面积的情况下大幅度提高单元的速度，并且降低了单元的功耗。
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公开(公告)号：CN119380767A
公开(公告)日：2025-01-28
申请号：CN202411512287.6
申请日：2024-10-28
Applicant: 安徽大学
IPC: G11C7/06 , G11C7/08 , G11C11/419 , H03F3/45
Abstract: 本发明属于集成电路领域，具体涉及一种全摆幅输入型灵敏放大器、模块及芯片。全摆幅输入型灵敏放大器包括输出电路和预充电路、自适应选通电路和失调抑制电路。输出电路采用反相交叉耦合的锁存电路，其中的锁存节点Q和QB作为量化结果的输出节点；预充电路由使能信号SAEN控制启动，并用于在比较前将输出节点拉高至等电位。自适应选通电路为每个输出节点和提供两条分别由NMOS管和PMOS管调控的放电路径，并针对不同摆幅的输入信号自适应选通对应的放电路径，进而实现对两个全摆幅输入信号进行比较。失调抑制电路用于在复位阶段将放电路径中对应位置的电位进行平衡。本发明克服了锁存器型灵敏放大器比较范围有限，失调电压过高的问题。
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公开(公告)号：CN119002859A
公开(公告)日：2024-11-22
申请号：CN202411116710.0
申请日：2024-08-15
Applicant: 安徽大学
Abstract: 本发明属于集成电路技术领域，具体涉及一种基于SRAM的浮点型乘累加快速运算电路及其芯片。该电路基于SRAM阵列及其外围电路设计，其中，SRAM阵列被按列划分为指数和阵列、权重指数阵列和权重尾数阵列。在划分后的SRAM阵列的基础上，浮点型乘累加快速运算电路还包括：指数输入模块、尾数输入模块、加法器阵列、最大值寻找模块、减法计数器、移位寄存器、加法器树和标准化模块。本发明采用全新的高带宽异步指数标准化和指令并行排序的尾数对齐浮点计算流程，可以在指数相加的同时并行查找出最大值，并将尾数对齐中的减法移位按时间周期查找的方式替换，进而在更低的时间、面积和功耗开销下实现浮点型数据的MAC存内计算。
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公开(公告)号：CN115565578B
公开(公告)日：2024-04-09
申请号：CN202211191120.5
申请日：2022-09-28
Applicant: 安徽大学
IPC: G11C11/413 , G11C8/08 , G11C7/12
Abstract: 本发明涉及集成电路设计领域，尤其涉及一种基于极性加固技术的抗辐射SRAM存储单元电路、芯片。本发明的基于极性加固技术的抗辐射SRAM存储单元电路采用NMOS晶体管N7、N8和PMOS晶体管P5、P6配合，并采用双字线WL1、WL2控制。本发明在保证单元抗SEU的情况下，相较于之前的RCPD‑14T单元，本单元在性能表现上存在部分提升，其中包括读延迟、读噪声容限。并且读噪声容限在0.8V‑1.2V工作电压中都有所提升，即本单元稳定性指标得到提升。
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公开(公告)号：CN117608519B
公开(公告)日：2024-04-05
申请号：CN202410094858.2
申请日：2024-01-24
Applicant: 安徽大学 , 合肥市微电子研究院有限公司
IPC: G06F7/487
Abstract: 本发明属于静态随机存储器领域，具体涉及一种基于10T‑SRAM的带符号乘法与乘累加运算电路及其芯片。基本电路由8个NMOS管和2个PMOS管构成。P0、P1和N0~N3构成实现数据存储功能的基本单元；其余构成计算单元。其中，N4和N6的栅极连接在存储节点Q上，N4与N5的漏极相连；N6与N7的漏极相连；N4的源极与位线BL相连；N6的源极连接位线BLB。N5、N7的源极接VSS。N5的栅极连接正相输入字线；N5的栅极连接负相输入字线。本发明方案提供独立的数据读通道实现读写分离，能够防止传统6T‑SRAM开启多行而引起的读破坏问题，并且可以同时支持带符号数和无符号数间的多比特乘法和乘累加运算。
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