公开(公告)号：CN107844833A

公开(公告)日：2018-03-27

申请号：CN201711215424.X

申请日：2017-11-28

申请人： 郑州云海信息技术有限公司

发明人： 张新 ,  郭跃超 ,  陈继承

IPC分类号： G06N3/063 ,  G06F7/57

CPC分类号： G06N3/063 ,  G06F7/57

摘要： 本发明公开了一种卷积神经网络的数据处理方法、装置及介质，该方法的步骤包括：获取预设的配置文件，并通过配置文件对Caffe框架进行初始化配置以建立卷积神经网络；通过FPGA获取原始数据，并依照卷积神经网络中各处理层级间的逻辑顺序处理各原始数据以得到最终结果数据；其中，各处理层级在结束对当前传入数据的处理操作后，将本层级的结果数据传输至下一处理层级并接收本层级新的传入数据以继续进行处理操作。本方法实现了并行且流水化的处理效果，提高了资源使用效率，在达到与现有技术相同运算性能的同时，相对降低了整体的功耗。此外，本发明还提供一种卷积神经网络的数据处理装置及介质，有益效果如上所述。

公开(公告)号：CN107168678A

公开(公告)日：2017-09-15

申请号：CN201710322694.4

申请日：2017-05-09

申请人： 清华大学

发明人： 汪东升 ,  高原 ,  刘振宇

IPC分类号： G06F7/544 ,  G06F7/57

CPC分类号： G06F7/5443 ,  G06F7/57

摘要： 本发明实施例提供一种改进的浮点乘加器及浮点乘加计算方法。浮点乘加器包括至少两个浮点部分乘法器和一个多输入加法器，浮点部分乘法器由符号位异或电路、尾数乘法器和指数加法器组成，浮点部分乘法器接收归一化浮点数并进行乘法计算输出非归一化浮点数，加法器接收非归一化浮点数并将输入的非归一化浮点数累加并输出归一化浮点数。通过设置浮点部分乘法器只包括符号位异或电路、尾数乘法器和指数加法器不包括归一化模块，接收归一化浮点数进过乘法运算之后输出非归一化浮点数由加法器进行加法运算并输出归一化浮点数，从硬件电路方面对浮点乘加器进行了优化并提高了浮点乘加器的运算效率，降低了硬件电路的面积和功耗。

公开(公告)号：CN106528044A

公开(公告)日：2017-03-22

申请号：CN201611001272.9

申请日：2011-09-23

申请人： 英特尔公司

发明人： A·格雷德斯廷 ,  C·S·安德森 ,  Z·斯波伯 ,  S·卢巴诺维奇 ,  B·艾坦

IPC分类号： G06F7/483 ,  G06F7/499 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F7/57 ,  G06F5/01 ,  G06F5/012 ,  G06F7/483 ,  G06F7/49947 ,  G06F7/49957 ,  G06F7/5443 ,  G06F9/30014 ,  G06F9/3893

摘要： 本申请涉及处理器、指令执行方法和计算系统。描述了一种方法，该方法涉及用函数单元执行第一指令。该第一指令是乘加指令。该方法还包括用函数单元执行第二指令。该第二指令是圆整指令。

公开(公告)号：CN105892988A

公开(公告)日：2016-08-24

申请号：CN201610264757.0

申请日：2016-04-26

申请人： 广州致远电子股份有限公司

发明人： 周立功

IPC分类号： G06F7/57 ,  G01R13/02

CPC分类号： G06F7/57 ,  G01R13/0218

摘要： 本申请公开的一种基于FPGA的运算电路、示波器和测量仪器，输出互联矩阵模块，将第一运算模块输出的运算结果作为第二运算模块的输入量，将第三运算模块输出的运算结果作为最终输出，第一运算模块为输出的运算结果作为其它运算模块输入量的运算模块，第二运算模块为输入量是其它运算模块输出运算结果的运算模块，第三运算模块为输出运算结果作为最终运算输出的运算模块，同一个运算模块，在不同的运算过程中可以是第一运算模块、第二运算模块或第三运算模块，保障各个运算模块之间的多级任意互联，使得数学运算的拆分次数变少，进而，提高了数学运算速度，并且，FPGA的并行特性，运算时对系统的其它操作不会产生影响，进而不会出现系统卡顿的情况。

公开(公告)号：CN103064652B

公开(公告)日：2016-07-20

申请号：CN201210575024.0

申请日：1996-07-17

申请人： 英特尔公司

发明人： A.D.佩勒格 ,  Y.雅里 ,  M.米塔尔 ,  L.M.门内梅尔 ,  B.艾坦 ,  A.F.格卢 ,  C.杜龙 ,  E.科瓦施 ,  W.维特

IPC分类号： G06F7/57 ,  G06F7/544 ,  G06F7/60 ,  G06F9/30 ,  G06F15/78

CPC分类号： G06F7/57 ,  G06F7/49921 ,  G06F7/49994 ,  G06F7/5443 ,  G06F7/607 ,  G06F9/30014 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3013 ,  G06F17/10 ,  G06F17/147 ,  G06F2207/382 ,  G06F2207/3828

摘要： 一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。

公开(公告)号：CN103092563B

公开(公告)日：2016-05-18

申请号：CN201210574965.2

申请日：1996-07-17

申请人： 英特尔公司

发明人： A.D.佩勒格 ,  Y.雅里 ,  M.米塔尔 ,  L.M.门内梅尔 ,  B.艾坦 ,  A.F.格卢 ,  C.杜龙 ,  E.科瓦施 ,  W.维特

IPC分类号： G06F7/57 ,  G06F7/544 ,  G06F7/60 ,  G06F9/30 ,  G06F15/78

CPC分类号： G06F7/57 ,  G06F7/49921 ,  G06F7/49994 ,  G06F7/5443 ,  G06F7/607 ,  G06F9/30014 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3013 ,  G06F17/10 ,  G06F17/147 ,  G06F2207/382 ,  G06F2207/3828

摘要： 一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。

公开(公告)号：CN103092562B

公开(公告)日：2016-05-18

申请号：CN201210574889.5

申请日：1996-07-17

申请人： 英特尔公司

发明人： A.D.佩勒格 ,  Y.雅里 ,  M.米塔尔 ,  L.M.门内梅尔 ,  B.艾坦 ,  A.F.格卢 ,  C.杜龙 ,  E.科瓦施 ,  W.维特

IPC分类号： G06F7/57 ,  G06F7/544 ,  G06F7/60 ,  G06F9/30 ,  G06F15/78

CPC分类号： G06F7/57 ,  G06F7/49921 ,  G06F7/49994 ,  G06F7/5443 ,  G06F7/607 ,  G06F9/30014 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3013 ,  G06F17/10 ,  G06F17/147 ,  G06F2207/382 ,  G06F2207/3828

摘要： 一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。

公开(公告)号：CN101930352B

公开(公告)日：2016-05-18

申请号：CN201010194848.4

申请日：1996-07-17

申请人： 英特尔公司

发明人： A·D·佩勒格 ,  Y·雅里 ,  M·米塔尔 ,  L·M·门内梅尔 ,  B·艾坦 ,  A·F·格卢 ,  C·杜龙 ,  E·科瓦施 ,  W·维特

IPC分类号： G06F7/57 ,  G06F7/60 ,  G06F7/544 ,  G06F9/302 ,  G06F9/315 ,  G06F15/78

CPC分类号： G06F7/57 ,  G06F7/49921 ,  G06F7/49994 ,  G06F7/5443 ,  G06F7/607 ,  G06F9/30014 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3013 ,  G06F17/10 ,  G06F17/147 ,  G06F2207/382 ,  G06F2207/3828

摘要： 本发明涉及控制移位分组数据的位校正的装置，提供一种在处理器中加入支持典型的多媒体应用所要求的分组数据上的操作的指令集的装置。在一个实施例中，本发明包括具有存储区(150)、解码器(165)及多个电路(130)的处理器。该多个电路提供若干指令的执行来操作分组数据。在这一实施例中，这些指令包含组装、分解、分组乘法、分组加法、分组减法、分组比较及分组移位。

公开(公告)号：CN105512092A

公开(公告)日：2016-04-20

申请号：CN201510594336.X

申请日：2015-09-17

申请人： 富士通株式会社

发明人： 田中朝纪

IPC分类号： G06F15/80 ,  G06F15/16

CPC分类号： G06F9/3001 ,  G06F7/57 ,  G06F7/76 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30145 ,  H03K19/1737

摘要： 本发明公开了一种算术电路和用于算术电路的控制方法。该算术电路包括：第一元件电路至第N元件电路，其中，N是等于或大于3的整数，所述第一元件电路至所述第N元件电路分别包括：输入电路，该输入电路输入第一操作数数据和第二操作数数据；以及元件数据选择器，该元件数据选择器基于请求元件信号来选择元件电路中的任何元件电路的操作数数据；以及数据总线，该数据总线将操作数数据从输入电路提供给元件数据选择器。当控制信号处于第一状态时，元件数据选择器基于包括在第二操作数数据中的请求元件信号来选择元件电路中的任何元件电路的第一操作数数据并且输出该第一操作数数据。

公开(公告)号：CN105378665A

公开(公告)日：2016-03-02

申请号：CN201480037525.0

申请日：2014-06-09

申请人： 华为技术有限公司

发明人： 柯亮 ,  李怀洲 ,  王玉虎

IPC分类号： G06F9/445

CPC分类号： G06F17/30463 ,  G06F7/57 ,  G06F17/30486

摘要： 提供一种数据处理方法及装置。其中，数据处理包括：根据数据库执行计划，确定当前空闲可编程内存对应的分区数目；根据所述分区数目，对所述当前空闲可编程内存进行分区，获得对应所述分区数目的可编程内存分区；利用所述可编程内存分区执行所述数据库执行计划对应的关系代数逻辑运算。通过本发明实施例，能够提高数据处理效率。