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公开(公告)号:CN101526598A
公开(公告)日:2009-09-09
申请号:CN200910029624.5
申请日:2009-04-08
Applicant: 东南大学
IPC: G01S1/02
Abstract: 一种GPS快速热启动方法,接收机热启动开机后,利用本地实时时钟单元RTC(Real Time Clock)的辅助,捕获状态时,进行扩频码-载波频率的二维捕获,将本地C/A码与接收到的码流基本对齐,偏差在0.5码片以内,载波频率与接收到的载波频率相差不超过100Hz,一旦捕获到信号后,即进行比特同步,以发现20ms的电文比特边界,一旦完成,将进入跟踪状态,使得本地扩频码发生器和本地载波发生器实时“跟踪”接收到的GPS码信号和载波信号,完成首次的快速定位,不必等待完成基带子帧同步过程,直接进入定位解算环节,计算卫星在轨位置和伪距,通过最小二乘法解算接收机位置,完成快速定位。本方法还通过热启动失效检测机制来保证该方法的有效性。
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公开(公告)号:CN100428161C
公开(公告)日:2008-10-22
申请号:CN200710022370.5
申请日:2007-05-15
Applicant: 东南大学
IPC: G06F9/445
Abstract: 嵌入式微处理器的存储子系统内存自动布局方法是一种应用于系统芯片设计中的嵌入式微处理器的存储子系统内存自动布局方法,其步骤如下:将外部ARMCC工具链生成的二进制目标程序放入片外同步动态随机存储器中运行,得到运行过程中嵌入式微处理器的访问记录;根据链接信息和前一步骤生成的访问记录,把所述的二进制目标程序划分成一系列数据节点和指令节点,并生成表示节点间优先级关系的关系矩阵;按照优先级高低选择放入片上静态随机存储器上运行的节点,得到选中节点列表;根据所述的选中节点列表,得到新的二进制目标程序;将新的二进制目标程序中和所述选中节点列表中的节点对应的部分放入片上静态随机存储器中运行。
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公开(公告)号:CN101051276A
公开(公告)日:2007-10-10
申请号:CN200710022370.5
申请日:2007-05-15
Applicant: 东南大学
IPC: G06F9/445
Abstract: 嵌入式微处理器的存储子系统内存自动布局方法是一种应用于系统芯片设计中的嵌入式微处理器的存储子系统内存自动布局方法,其步骤如下:将外部ARMCC工具链生成的二进制目标程序放入片外同步动态随机存储器中运行,得到运行过程中嵌入式微处理器的访问记录;根据链接信息和前一步骤生成的访问记录,把所述的二进制目标程序划分成一系列数据节点和指令节点,并生成表示节点间优先级关系的关系矩阵;按照优先级高低选择放入片上静态随机存储器上运行的节点,得到选中节点列表;根据所述的选中节点列表,得到新的二进制目标程序;将新的二进制目标程序中和所述选中节点列表中的节点对应的部分放入片上静态随机存储器中运行。
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公开(公告)号:CN1663751A
公开(公告)日:2005-09-07
申请号:CN200510038437.5
申请日:2005-03-15
Applicant: 东南大学
Abstract: 基于水射流刺激的机器人触觉再现方法及装置涉及一种用于机器人触觉再现的压力—温度融合刺激装置,本地计算机通过通信网络接收遥机器人触觉信息,其输出端口接水射流刺激装置的各信号控制端,以控制水射流刺激的射流水温、射流压力以及各触点处喷嘴与水压源的联通或断开,从而将遥作业机器人的触觉信息以水流刺激的方式提供给本地操作者。射流水柱在操作者指端等肌体组织表皮的触觉刺激包括由于水压作用产生的压力斜坡触觉刺激及由于射流水温与操作者体温的差异产生的温度斜坡触觉刺激,两种斜坡刺激共同作用,在操作者肌肤表面产生压力—温度融合人工触觉。
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公开(公告)号:CN202584692U
公开(公告)日:2012-12-05
申请号:CN201220091844.8
申请日:2012-03-13
Applicant: 东南大学
IPC: G09G3/36
Abstract: 一种LCD控制器包括SLAVE从机模块、DMA通道模块、FIFO缓存器、数据格式变换模块、3D处理模块、OVERLY多层叠加模块、DISP FIFO显示缓存模块和时序模块,外部处理器通过AHB接口输出连接至SLAVE从机模块,SLAVE从机模块分别输出连接至DMA通道、FIFO缓存器、数据格式变换模块、3D处理模块、OVERLY多层叠加模块和时序模块,显示存储器DDR通过AXI总线输出依次连接DMA通道模块FIFO缓存器、数据格式变换模块、3D处理模块、OVERLY多层叠加模块和DISP FIFO显示缓存模块,时序模块产生LCD屏幕时序信息,时序模块与DISP FIFO显示缓存模块的输出连接到外部3D显示屏。
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公开(公告)号:CN201035447Y
公开(公告)日:2008-03-12
申请号:CN200720036953.9
申请日:2007-05-11
Applicant: 东南大学
IPC: G06F1/08
Abstract: 一种时钟切换电路,尤其是涉及一种无毛刺时钟切换电路。包括有数据选择器、级联的三级同步电路、延时电路和门控电路,数据选择器切换输入的时钟信号产生有毛刺的时钟信号,三级同步电路同步于数据选择器输出的时钟信号,第一级同步电路和第三级同步电路的输出信号在门控电路中进行异或,用于屏蔽时钟信号切换后产生的毛刺,延时电路使时钟信号延时,避免时钟信号边沿与同步电路输出的电平同时翻转,从而产生新的毛刺,本实用新型时钟切换电路用于具有多路时钟信号的系统中,实现时钟的无毛刺切换。
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公开(公告)号:CN202978893U
公开(公告)日:2013-06-05
申请号:CN201220584975.X
申请日:2012-11-08
Applicant: 东南大学
IPC: H03K23/00
Abstract: 一种串行数字音频总线I2S接口时钟电路的分频电路,包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN;所述配置分频因子模块DIV_GEN的第一分频因子N1和第二N2分频因子数据输出端分别连接到串行时钟SCLK产生模块SCLK_GEN的两个分频因子数据输入端;所述串行时钟SCLK产生模块SCLK_GEN的I2S主时钟MCLK输入端接收外部I2S主时钟MCLK信号;所述串行时钟SCLK产生模块SCLK_GEN的串行时钟SCLK输出端连接所述字段选择信号WS产生模块WS_GEN的串行时钟SCLK输入端;字段选择信号WS产生模块WS_GEN的分频因子数据输入端接收外部分频因子数据;所述配置分频因子模块DIV_GEN采用分频值产生电路;所述字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN都采用可配置分频器。
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公开(公告)号:CN202364199U
公开(公告)日:2012-08-01
申请号:CN201120520617.8
申请日:2011-12-13
Applicant: 东南大学
IPC: H03K21/40
Abstract: 本实用新型公开了一种时钟信号丢失检测电路及方法,电路包括分频模块、计数模块、移位模块、比较模块和检测模块。方法用低频时钟检测高频时钟,实现过程分为五个部分:分频部分、计数部分、移位部分、比较部分、检测部分。本实用新型提供的时钟信号丢失检测电路及方法通过检测时钟信号是否丢失,以保证集成电路系统能够正常操作,节省逻辑资源,提高集成电路系统的整体性能。并且在IP模块复用的专用集成电路设计中提供一种通用的解决方法,缩短产品研制时间,同时降低设计成本。
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公开(公告)号:CN202043094U
公开(公告)日:2011-11-16
申请号:CN201120084587.0
申请日:2011-03-28
Applicant: 东南大学
IPC: H03K23/66
Abstract: 一种低延时数字时钟分频电路,设有多级分频器,各级分频器均含有一级寄存器和一个计数逻辑器,多级分频器以并联形式排列,即多级分频器的输入时钟都为第一级的输入时钟,设置分频参数改变检测电路以及分频参数换算逻辑电路,分频参数改变检测电路采用异或电路,其输出分别连接各级分频器中计数逻辑器的清零端口,分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端,将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…,为各级分频器提供分频参数,通过换算第一级以后逐级的分频参数实现多级分频。
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公开(公告)号:CN201054020Y
公开(公告)日:2008-04-30
申请号:CN200720038402.6
申请日:2007-07-06
Applicant: 东南大学
Abstract: 本实用新型公开了一种全球定位系统相关器电路,包括:6位全加器、寄存器组、锁存器组和时钟产生电路,6位全加器与寄存器组连接,寄存器组与锁存器组连接,时钟产生电路的第一时钟信号作寄存器组的开关控制信号,时钟产生电路的第二时钟信号作寄存器组的复位信号和锁存器组的开关控制信号,在6位全加器与锁存器组之间设有14位计数器,14位计数器功能控制端C与6位全加器最高位进位信号端连接,14位计数器的14个输出端分别与锁存器组的第七至第二十输入端连接,时钟产生电路产生的第一时钟信号同时用作14位计数器的时钟信号,时钟产生电路产生的第二时钟信号经过延时单元延时后形成第三时钟信号,该第三时钟信号用作14位计数器的复位信号。
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