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公开(公告)号：CN108880509A
公开(公告)日：2018-11-23
申请号：CN201810407732.0
申请日：2018-05-02
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开一种抗工艺和温度波动的极低功耗计时电路，包括RC环形振荡器、实时时钟晶体振荡器、采样计数电路和偏差校准电路，其中，RC环形振荡器产生理论频率值为2Hz的低频时钟信号作为计时时钟源，频率为32.768KHz的实时时钟晶体振荡器阶段性采样RC环形振荡器的2Hz时钟信号，通过采样计数电路确定RC环形振荡器的实际频率与理论值的偏差，通过偏差校准电路对计时结果校准。此种计时电路结构可替代传统RTC计时系统，实现低功耗高精度的计时电路设计。本发明还公开一种抗工艺和温度波动的极低功耗计时方法。
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公开(公告)号：CN111697936A
公开(公告)日：2020-09-22
申请号：CN202010564184.X
申请日：2020-06-19
Applicant: 东南大学
Abstract: 本发明涉及一种低功耗互补型数字可变增益放大器，通过将跨导级与跨阻级分开，应用控制跨导级等效跨导的方式实现对增益的控制，并根据接入的跨导级级数不同，改变跨导放大器的跨导值gm，以及通过接入互补型跨导管，在达到相同的跨导值时，可降低一半的跨导级电流；不仅如此，方案中通过使用互补型输入跨导管，使得跨导级在得到相同跨导值时，可节省一半的功耗，并使输出跨阻级保持恒定的带宽与增益；实际应用中，当需要驱动大的负载时，输出端可同时从跨阻放大器与跨导放大器中抽取电流，驱动能力大；因此，本发明相对于传统数字可变增益放大器具有带宽恒定、直流工作点稳定，芯片面积小、驱动能力强等特点。
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公开(公告)号：CN104183269A
公开(公告)日：2014-12-03
申请号：CN201410439221.9
申请日：2014-08-29
Applicant: 东南大学
IPC: G11C11/413
Abstract: 本发明公开了一种基于反馈环切断的低电压单端读写SRAM存储单元及控制方法，包括SRAM基本存储结构和读写分离式的单端电路结构；所述SRAM基本存储结构由交叉耦合反相器构成；所述读写分离式单端电路结构包括写支路和读支路，写支路上设置有交叉耦合反相器的正反馈环切断开关，且写支路所连接的写字线WWL上设置有写字线电压提升电路；读支路所连接的虚拟地线VGND上设置有虚拟地驱动电路。本发明具有读写操作分离，读写稳定性裕度高，宽电压域工作等优点。
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公开(公告)号：CN103986937A
公开(公告)日：2014-08-13
申请号：CN201410232742.7
申请日：2014-05-28
Applicant: 东南大学
IPC: H04N19/50 , H04N19/503
Abstract: 本发明公开了一种用于高分辨率视频的H.264帧间编码存储管理方法。H.264帧间编码会不断从SDRAM中取参考帧的数据，当视频分辨率增加时，所需带宽将线性增加。由于搜索窗有重叠，可以进行数据重用。本发明提出了一种基于局部参考帧缓冲区的存储管理方案，采用该方案，参考帧数据只需取一次，避免了重复存取，降低了外部存储器带宽，并且，缓冲区大小和图像分辨率无关，尤其适用于高分辨率视频的H.264帧间编码。本发明将输入的视频在水平方向平均分成2N列，根据不同的分辨率设定不同的N，大分辨率的视频设置大的N，小分辨率视频设置小的N，按照水平方向先左后右的顺序对视频进行逐行编码，采用小容量的缓冲区即可存放需要用到的参考帧数据。
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公开(公告)号：CN103065677A
公开(公告)日：2013-04-24
申请号：CN201210543658.8
申请日：2012-12-14
Applicant: 东南大学
IPC: G11C11/4063
Abstract: 本发明公开了一种基于延迟单元的自校准系统，用于DDR存储器输出的数据信号和数据选通信号的自校准，以补偿所述数据信号和数据选通信号的时序误差，包括：数据选通信号通道、数据信号通道、相位检测单元、校准控制单元、选择电路和延迟单元。本发明用低成本的有效方法实现DQS与DQ的相位校准，保证相位补偿的精度，并缩短信号校准所需的时间。
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Patent Agency Ranking
公开(公告)号：CN102946247A
公开(公告)日：2013-02-27
申请号：CN201210442638.1
申请日：2012-11-08
Applicant: 东南大学
IPC: H03K23/00
Abstract: 一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；步骤1）DIV_GEN根据I2S主时钟MCLK频率值Fmclk、采样频率FWS即字段选择信号WS信号的频率、采样位数ws_length，计算出分频因子N1和N2两个值，其中N1的值为偶数；步骤2）N1和N2输入到SCLK_GEN，由SCLK_GEN产生串行时钟SCLK；步骤3）SCLK输入到WS_GEN，由WS_GEN产生WS；WS_GEN是一个可配置分频器，分频值N=ws_length×2。本发明利用两个分频因子，对MCLK分频得到非等周期的SCLK，进而再产生相应的WS信号，减少PLL电路以及额外晶振的使用，达到降低成本和减少面积。
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公开(公告)号：CN101561833B
公开(公告)日：2012-09-05
申请号：CN200910031327.4
申请日：2009-05-08
Applicant: 东南大学
IPC: G06F17/50
Abstract: 一种专用指令集处理器处理器的设计方法是一种在芯片设计之初就进行精确性能评估的方法，并且是提前具体应用的测试，使设计流程加快并且减少因芯片性能达不到要求而重新设计的可能性。其方法是在设计前期建立LISA的处理器模型，通过LISA模型生成相应的软件工具，并在ARM ESL上搭建与真实硬件性能相仿的虚拟原型平台，包括设计平台需要的周期精确的AHB总线模型、EMI模型、SDRAM模型；通过修改处理器的模型，搜索出各种不同情况下的性能，获得最优的软硬件划分方法；通过扩展平台上模块的模型，直接在模型上进行验证，加快处理器的设计周期。
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公开(公告)号：CN102608622A
公开(公告)日：2012-07-25
申请号：CN201210059148.3
申请日：2012-03-08
Applicant: 东南大学
IPC: G01S19/13
Abstract: 一种全球定位系统导航数据的完整性存储方法，适用于GPS软件接收机的数据存储系统，利用创新设计的数据结构对GPS导航数据进行存储，从而保证了GPS接收机温启动和热启动时所利用的导航数据的完整性。该数据存储区包括星历数据部分、历书数据部分和数据完整标识部分，GPS接收机解码获得导航数据后，将一系列需要的星历、历书等数据分别传输进星历数据部分和历书数据部分，当所有数据都完整后，对数据完整标识部分进行设置，实现用于GPS导航数据完整性的数据存储，从而给GPS接收机识别完整的、可用的导航数据提供了确定的方法。
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公开(公告)号：CN102195638A
公开(公告)日：2011-09-21
申请号：CN201110074899.8
申请日：2011-03-28
Applicant: 东南大学
IPC: H03K23/66
Abstract: 一种低延时数字时钟分频方法，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。
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公开(公告)号：CN101605258B
公开(公告)日：2011-06-29
申请号：CN200910031328.9
申请日：2009-05-08
Applicant: 东南大学
Abstract: 一种加速视频解码的方法，系采用软、硬件协同解码的方式，首先使用软件解码程序进行MPEG4解码并统计各个模块占用CPU的资源，通过对解码算法和统计结果的分析，将MPEG4解码中运算比较集中、耗费CPU资源比较多、有通用性的部分，包括反离散余弦变换(IDCT)、可变长解码(VLC)、帧间块的反扫描、反量化和运动补偿改由用硬件模块完成并与设置的控制逻辑模块、下属模块(slave)、主模块(master)以及两块存储空间，以上硬件模块共同构成硬件加速器，使用性能较低的处理器(如ARM7TDMI)+硬件加速器，可完成至少CIF(352×288)分辨率视频文件的实时解码。
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