公开(公告)号：CN102195638A

公开(公告)日：2011-09-21

申请号：CN201110074899.8

申请日：2011-03-28

Applicant: 东南大学

Inventor： 刘新宁 ,  王镇 ,  杨军 ,  赵梦南 ,  孙华芳 ,  王学香

IPC: H03K23/66

Abstract: 一种低延时数字时钟分频方法，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。

公开(公告)号：CN102201802A

公开(公告)日：2011-09-28

申请号：CN201110074887.5

申请日：2011-03-28

Applicant: 东南大学

Inventor： 王镇 ,  刘新宁 ,  杨军 ,  赵梦南 ,  孙华芳 ,  王学香

IPC: H03K5/00 ,  H03K5/1252

Abstract: 一种防毛刺时钟选择器的时序优化方法及其电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于：用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门，保证了时钟信号的上升时间和下降时间匹配。

公开(公告)号：CN202043094U

公开(公告)日：2011-11-16

申请号：CN201120084587.0

申请日：2011-03-28

Applicant: 东南大学

Inventor： 刘新宁 ,  王镇 ,  杨军 ,  赵梦南 ,  孙华芳 ,  王学香

IPC: H03K23/66

Abstract: 一种低延时数字时钟分频电路，设有多级分频器，各级分频器均含有一级寄存器和一个计数逻辑器，多级分频器以并联形式排列，即多级分频器的输入时钟都为第一级的输入时钟，设置分频参数改变检测电路以及分频参数换算逻辑电路，分频参数改变检测电路采用异或电路，其输出分别连接各级分频器中计数逻辑器的清零端口，分频参数换算逻辑电路输出连接各级分频器中计数逻辑器的分频参数输入端，将串联结构的分频参数a、b、c、…转换成并联结构的分频参数a、a*b、a*b*c、…，为各级分频器提供分频参数，通过换算第一级以后逐级的分频参数实现多级分频。

公开(公告)号：CN202076997U

公开(公告)日：2011-12-14

申请号：CN201120084575.8

申请日：2011-03-28

Applicant: 东南大学

Inventor： 王镇 ,  刘新宁 ,  杨军 ,  赵梦南 ,  孙华芳 ,  王学香

IPC: H03K5/00 ,  H03K5/1252

Abstract: 一种防毛刺时钟选择器的时序优化电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于：用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门。