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公开(公告)号：CN108631776A
公开(公告)日：2018-10-09
申请号：CN201810208278.6
申请日：2018-03-14
Applicant: 日本电波工业株式会社
CPC classification number: H03L7/093 , H03L1/00 , H03L7/099 , H03L7/101 , H03L7/1075 , H03L7/18 , H03L7/10 , H03L7/146 , H03L7/183
Abstract: 本发明提供一种相位控制振荡器，即便在工作停止时间长的情况下，也缩短从工作开始至达到锁定状态的时间。本发明的PLL电路具备：电压控制振荡器；相位比较器；第一存储部；环路滤波器，若PLL电路开始工作，则将基于第一存储部中存储的相位差信息的控制电压输出至电压控制振荡器；第二存储部，存储偏差信息，此偏差信息表示PLL电路开始工作的情况下环路滤波器输出控制电压时的相位差、与第一存储部中存储的相位差信息表示的相位差之偏差。环路滤波器对应于PLL电路开始工作而输出控制电压后，将基于由相位比较器输出的相位差信息和偏差信息的控制电压输出至电压控制振荡器。
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公开(公告)号：CN107565958A
公开(公告)日：2018-01-09
申请号：CN201710522439.4
申请日：2017-06-30
Applicant: 英特尔IP公司
Inventor： S·泰尔蒂尼克
CPC classification number: H04B1/40 , H03L7/099 , H03L7/10 , H03L2207/06 , H04L27/152
Abstract: 本发明涉及在快速锁定锁相环中对数控振荡器的增益校准。一种移动装置的设备，其可以为移动通信校准RF电路。所述设备可以包括：锁相环(PLL)，其包括数控振荡器(DCO)；以及耦合到所述PLL的一个或多个处理器。所述一个或多个处理器可以基于无线信道的目标频率来确定所述DCO的粗调设置；并且基于校准粗调设置的校准DCO增益值来计算所述粗调设置的DCO增益值。
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公开(公告)号：CN107070449A
公开(公告)日：2017-08-18
申请号：CN201610870978.2
申请日：2016-09-30
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H03L7/0994 , H03K7/06 , H03L2207/50 , H03L7/091 , H03L7/093 , H03L7/095 , H03L7/10
Abstract: 本发明涉及频率缩放方法、电路及相关联全数字锁相环路。本发明揭示一种频率缩放方法。所述方法用于将全数字锁相环路ADPLL的输出频率从第一频率改变到不同于所述第一频率的第二频率。所述方法包含：停止将第一振荡器调谐字OTW馈送到所述ADPLL的数控振荡器DCO，其中所述第一OTW是基于相对于所述第一频率获得的相位检测结果而产生；将第二OTW馈送到所述DCO以便将所述输出频率从所述第一频率改变到所述第二频率；及根据所述第二频率执行零相位重启ZPR操作以产生所述相位检测结果。本发明还揭示相关联ADPLL及频率缩放电路。
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公开(公告)号：CN105264776B
公开(公告)日：2017-06-09
申请号：CN201480024142.X
申请日：2014-04-29
Applicant: 美高森美半导体无限责任公司
Abstract: 锁相环通过以下步骤同时同步到高频和低频时钟：(i)将锁相环的一个输出锁定到高频参考时钟；(ii)以高速率测量高频参考时钟和锁相环输出之间的第一相位差；(iii)以高速率测量低频参考时钟和锁相环输出之间的第二相位差；(iv)以低速率从所述第一和第二相位差计算高频和低频时钟之间的第三相位差；(v)以低速率组合所述第三相位差和所述第二相位差以获得总相位差；以及(vi)以低速率调整锁相环的输出以减小所获得的总相位差。
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公开(公告)号：CN103259539B
公开(公告)日：2015-11-25
申请号：CN201310039472.3
申请日：2013-01-31
Applicant: 联发科技股份有限公司
CPC classification number: H03L7/10 , H03L7/0891 , H03L7/0896 , H03L7/1072
Abstract: 本发明提供一种相位频率检测器，包含至少一个第一触发器及至少一个第二触发器，用以分别提供因应第一时钟信号的上升及第二时钟信号的下降信号；第一及第二延迟元件，耦接于该至少一个第一及第二触发器，其中该第一延迟元件提供多个延迟的上升脉冲，该第二延迟元件提供多个延迟的下降脉冲；第一及第二门，用以分别接收该多个延迟的上升及下降脉冲，并输出至其他电路以提供增加的增益。本发明提供具有良好性能的减少锁定时间的解决方案，对于相位锁定回路，通过采用一个或多个触发器、延迟元件及先进的电路技术的各种电路设置，藉由增加相位频率检测器及充电泵增益来为锁相环电路提供满意的性能且无需大量的封装面积。
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Patent Agency Ranking
公开(公告)号：CN102210101B
公开(公告)日：2014-02-26
申请号：CN200980145659.3
申请日：2009-07-31
Applicant: 辛奥普希斯股份有限公司
Inventor： J·J·玛查多
CPC classification number: H03L7/10 , H03L7/0891 , H03L7/095 , H03L7/197
Abstract: 本发明涉及实现采用自动限界算法锁定到宽范围输入基准信号的PLL单元的混合模式电子电路。
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公开(公告)号：CN101873132B
公开(公告)日：2014-02-19
申请号：CN201010169067.X
申请日：2010-04-21
Applicant: 瑞萨电子株式会社
Inventor： 平井良能
IPC: H03L7/08
CPC classification number: H03L7/0893 , H03L7/093 , H03L7/099 , H03L7/10 , H03L2207/06
Abstract: 本发明涉及一种PLL电路。PLL电路包括第一和第二电荷泵电路，该第一和第二电荷泵电路根据相位比较器的输出信号控制输出电压；第一滤波器，该第一滤波器滤除被包括在根据从第一电荷泵电路输出的电流生成的信号中的预定的频率分量，并且输出信号作为第一电压信号；第二滤波器，该第二滤波器输入从第二电荷泵电路输出的电流并且输出预定的恒压作为第二电压信号；电压控制单元，该电压控制单元根据从第一滤波器输出的第一电压信号和基准电压信号之间的比较结果输出第三电压信号；以及压控振荡器，所述压控振荡器具有第一低增益特性、第二低增益特性、以及高增益特性，并且通过第一至第三电压信号来进行控制以生成振荡频率。
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公开(公告)号：CN102124651B
公开(公告)日：2014-01-08
申请号：CN200980131766.0
申请日：2009-08-10
Applicant: 莫塞德技术公司
Inventor： W·皮特里
CPC classification number: H03L7/0818 , H03K5/133 , H03K2005/00071 , H03L7/07 , H03L7/0814 , H03L7/10
Abstract: 提供了一种用于减轻转换抖动的参考电路和方法以及使用其的延迟锁定环(DLL)。该参考电路和方法确定等于粗调延迟线(CDL)的步长的细调延迟线(FDL)的步长数量。由于在检测到FDL的上溢或下溢状况时转换的CDL的步长的延迟等于FDL的给定数量的步长的延迟，所以减小了DLL的转换抖动。
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公开(公告)号：CN101873135B
公开(公告)日：2012-11-21
申请号：CN201010235903.X
申请日：2007-03-14
Applicant: 日本电波工业株式会社
IPC: H03L7/18
CPC classification number: H03L7/18 , H03L7/085 , H03L7/091 , H03L7/10 , H03L7/185 , H03L7/187 , H03L2207/06 , H03L2207/12
Abstract: 本发明提供一种频率合成器，本发明的目的是提供根据新原理能够在宽频带中精细地设定频率，且频率的引入范围较宽的频率合成器。作为具体的解决方法，对电压控制振荡部的输出频率的正弦波信号进行正交检波，制作以与检波中使用的频率信号的频率的差分的频率(速度)旋转的矢量，预先计算电压控制振荡部的输出频率成为设定值时的矢量的频率，当驱动电压控制振荡部时将与矢量的频率和上述计算出的频率的差分相当的电压信号反馈到电压控制振荡部，以使该差分成为零的方式形成PLL。从而，当PLL被锁定时，电压控制振荡部的输出频率被调整为设定频率。并且，在PLL的锁定后，在两者的间隔变大后通过积分电路部对设定值进行积分，并施加给控制电压。
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