公开(公告)号：CN119581444A

公开(公告)日：2025-03-07

申请号：CN202311229980.8

申请日：2023-09-21

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  张翊凡 ,  吴家荣

IPC: H01L23/48 ,  H01L21/768

Abstract: 本发明公开一种硅穿孔结构及其制作方法，其中该硅穿孔结构包含一基底，一穿孔穿透基底，一铜层填入穿孔，一沟槽埋入于基底中并且环绕铜层以及一材料层填满沟槽，材料层包含W、Cr、Ir、Re、Zr、碳氧化物玻璃、含氢氮氧化硅、氧化硅或旋涂式玻璃。

公开(公告)号：CN118632540A

公开(公告)日：2024-09-10

申请号：CN202310222244.3

申请日：2023-03-09

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  张哲维 ,  许清桦 ,  翁宸毅 ,  许博凯

IPC: H10B61/00 ,  H10N50/10

Abstract: 本发明公开一种磁性随机存取存储器结构，包含第一介电层；底部电极层，设置于该第一介电层上；自旋轨道耦合层，设置于该底部电极层上；磁性隧道结(MTJ)元件，设置在该自旋轨道耦合层上；顶部电极层，设置在该MTJ元件上；保护层，围绕该MTJ元件和该顶部电极层，该保护层遮盖该自旋轨道耦合层；以及间隔层，围绕该掩模层与该保护层。

公开(公告)号：CN117651423A

公开(公告)日：2024-03-05

申请号：CN202210985756.0

申请日：2022-08-17

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  许清桦 ,  翁宸毅 ,  张境尹 ,  许博凯

IPC: H10B61/00 ,  H10N50/10 ,  H10N50/80 ,  H10N50/01

Abstract: 本发明公开一种高密度磁阻随机存取存储器器件及其制造方法，其中高密度MRAM器件具有第二层间电介质(ILD)层，覆盖MRAM单元阵列区和逻辑区内的盖层，其中第二ILD层在MRAM单元阵列区中的厚度大于在逻辑区中的厚度，第二ILD层在逻辑区的组成不同于第二ILD层在MRAM单元阵列区的组成。

公开(公告)号：CN113809117B

公开(公告)日：2023-12-22

申请号：CN202010546950.X

申请日：2020-06-16

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  翁宸毅 ,  张哲维 ,  蔡锡翰 ,  许清桦 ,  张境尹 ,  王裕平

IPC: H10B61/00 ,  H10N50/10 ,  H10N50/01

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，其中MTJ堆叠结构包含一固定层设于基底上、一阻障层设于固定层上以及一自由层设于阻障层上。然后形成一上电极于MTJ堆叠结构上，去除上电极、自由层以及阻障层，形成第一遮盖层于上电极、自由层以及阻障层上，再去除第一遮盖层以及固定层以形成一MTJ以及一间隙壁于MTJ旁。

公开(公告)号：CN116940124A

公开(公告)日：2023-10-24

申请号：CN202310732298.4

申请日：2018-12-27

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  侯泰成 ,  高苇昕 ,  蔡馥郁 ,  谢晋阳 ,  翁宸毅 ,  张境尹 ,  蔡滨祥 ,  李昆儒 ,  李志岳 ,  吕佳霖 ,  陈俊隆 ,  廖琨垣 ,  赖育聪 ,  黄伟豪

IPC: H10B61/00 ,  H10N50/01 ,  H10N50/10

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。

公开(公告)号：CN113539943B

公开(公告)日：2023-10-13

申请号：CN202010298676.9

申请日：2020-04-16

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  许博凯 ,  陈宏岳 ,  王裕平

IPC: H01L21/768 ,  H10B61/00 ,  H01L23/532

Abstract: 本发明公开一种半导体元件及其制作方法，其中制作半导体元件的方法为，主要先形成一第一金属内连线于一基底上，然后形成一停止层于第一金属内连线上，去除停止层以形成一第一开口，形成一电迁移增进层于第一开口内，再形成一第二金属内连线于电迁移增进层上，其中电迁移增进层顶部切齐停止层顶部。

公开(公告)号：CN113594087B

公开(公告)日：2023-08-15

申请号：CN202010361265.X

申请日：2020-04-30

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  许博凯 ,  张境尹 ,  王裕平 ,  陈宏岳 ,  陈纬

IPC: H01L21/768 ,  H10B61/00 ,  H01L23/532

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一金属间介电层环绕MTJ，形成第一金属内连线于MTJ旁，形成一停止层于第一金属间介电层上，去除停止层以形成一开口，再形成一通道层于开口内并电连接MTJ以及第一金属内连线。

公开(公告)号：CN111384237B

公开(公告)日：2023-07-11

申请号：CN201811612412.5

申请日：2018-12-27

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  侯泰成 ,  高苇昕 ,  蔡馥郁 ,  谢晋阳 ,  翁宸毅 ,  张境尹 ,  蔡滨祥 ,  李昆儒 ,  李志岳 ,  吕佳霖 ,  陈俊隆 ,  廖琨垣 ,  赖育聪 ,  黄伟豪

IPC: H10N50/01 ,  H10N50/10 ,  H10N59/00

Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。

公开(公告)号：CN111564468B

公开(公告)日：2023-04-21

申请号：CN201910114096.7

申请日：2019-02-14

Applicant: 联华电子股份有限公司

Inventor： 王慧琳 ,  刘盈成 ,  施易安 ,  李怡慧 ,  翁宸毅 ,  谢晋阳 ,  曾奕铭 ,  张境尹 ,  王裕平

IPC: H10B61/00 ,  H10N50/10 ,  H10N50/01

Abstract: 本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面是电连接至金属氧化物半导体晶体管的一源极/漏极区域。

公开(公告)号：CN114792703A

公开(公告)日：2022-07-26

申请号：CN202110102212.0

申请日：2021-01-26

Applicant: 联华电子股份有限公司

Inventor： 陈纬 ,  王慧琳

IPC: H01L27/22 ,  H01L43/08 ,  H01L43/10 ,  H01L43/12

Abstract: 本发明公开一种半导体元件及其制作方法，其中该半导体元件主要包含一合成反铁磁层设于基底上、一阻障层设于合成反铁磁层上以及一自由层设于阻障层上，其中合成反铁磁层又包含第一固定层、第一间隔层设于第一固定层上、第二固定层设于第一间隔层上、第二间隔层设于第二固定层上以及参考层设于第二间隔层上。