公开(公告)号：CN102208360A

公开(公告)日：2011-10-05

申请号：CN201110075856.1

申请日：2011-03-23

Applicant: 瑞萨电子株式会社

Inventor： 米仓和贤 ,  富田和朗

IPC: H01L21/768

CPC classification number: H01L21/76835 ,  H01L21/0332 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/7681 ,  H01L21/76829 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供半导体器件的制造方法，它能够精确控制布线沟槽图案的深度，并且能够抑制对布线沟槽图案的损坏。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。蚀刻用作掩膜层的膜，并且形成其底部由第三低介电常数膜的表面制成的布线沟槽图案。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案形成布线沟槽，从而使沟槽的底部由第二低介电常数膜构成。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的层。每一个低介电常数膜的介电常数都低于FSG的介电常数，并且第二低介电常数膜的介电常数低于第三低介电常数膜的介电常数。

公开(公告)号：CN102263058A

公开(公告)日：2011-11-30

申请号：CN201110040222.2

申请日：2007-06-12

Applicant: 瑞萨电子株式会社

Inventor： 石桥健夫 ,  米仓和贤 ,  田所昌洋 ,  吉川和范 ,  小野良治

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/3105 ,  H01L21/033

CPC classification number: H01L21/31144 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31058 ,  H01L21/31155 ,  H01L21/76808 ,  H01L21/76825 ,  H01L21/76826

Abstract: 本发明涉及一种半导体装置的制造方法，其目的在于，降低被加工膜的加工性状的恶化及图案的皲裂，忠实于设计，且也可以适用于双嵌入式工序等。包括：通过在被加工膜(2)上进行膜的涂敷、加热硬化，形成至少由一个以上的膜构成的加工用掩模层(下层有机膜3及中间层5)，并对加工用掩模层中的至少一个膜进行硬化处理的加工用掩模层形成工序；在加工用掩模层上涂敷曝光用抗蚀膜，进行曝光显影，由此形成抗蚀图(6)，以该抗蚀图(6)为掩模蚀刻加工用掩模层的加工用掩模层蚀刻工序；以加工用掩模层蚀刻工序中形成的加工用掩模层的图案为掩模蚀刻被加工膜(2)的被加工膜蚀刻工序。

公开(公告)号：CN101090067B

公开(公告)日：2011-04-06

申请号：CN200710109002.4

申请日：2007-06-12

Applicant: 瑞萨电子株式会社

Inventor： 石桥健夫 ,  米仓和贤 ,  田所昌洋 ,  吉川和范 ,  小野良治

IPC: H01L21/027 ,  H01L21/768 ,  G03F7/00

CPC classification number: H01L21/31144 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31058 ,  H01L21/31155 ,  H01L21/76808 ,  H01L21/76825 ,  H01L21/76826

Abstract: 本发明涉及一种半导体装置的制造方法，其目的在于，降低被加工膜的加工性状的恶化及图案的皲裂，忠实于设计，且也可以适用于双嵌入式工序等。包括：通过在被加工膜(2)上进行膜的涂敷、加热硬化，形成至少由一个以上的膜构成的加工用掩模层(下层有机膜3及中间层5)，并对加工用掩模层中的至少一个膜进行硬化处理的加工用掩模层形成工序；在加工用掩模层上涂敷曝光用抗蚀膜，进行曝光显影，由此形成抗蚀图(6)，以该抗蚀图(6)为掩模蚀刻加工用掩模层的加工用掩模层蚀刻工序；以加工用掩模层蚀刻工序中形成的加工用掩模层的图案为掩模蚀刻被加工膜(2)的被加工膜蚀刻工序。

公开(公告)号：CN102208360B

公开(公告)日：2015-04-08

申请号：CN201110075856.1

申请日：2011-03-23

Applicant: 瑞萨电子株式会社

Inventor： 米仓和贤 ,  富田和朗

IPC: H01L21/768

CPC classification number: H01L21/76835 ,  H01L21/0332 ,  H01L21/31144 ,  H01L21/76808 ,  H01L21/7681 ,  H01L21/76829 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供半导体器件的制造方法，它能够精确控制布线沟槽图案的深度，并且能够抑制对布线沟槽图案的损坏。在扩散阻止膜之上依次叠置第二低介电常数膜、第三低介电常数膜和用作掩膜层的膜。蚀刻用作掩膜层的膜，并且形成其底部由第三低介电常数膜的表面制成的布线沟槽图案。通过灰化去除第一抗蚀剂掩膜。使用掩膜层的布线沟槽图案形成布线沟槽，从而使沟槽的底部由第二低介电常数膜构成。通过CMP方法去除从铜金属的顶部表面到第三低介电常数膜的层。每一个低介电常数膜的介电常数都低于FSG的介电常数，并且第二低介电常数膜的介电常数低于第三低介电常数膜的介电常数。

公开(公告)号：CN102263058B

公开(公告)日：2014-02-26

申请号：CN201110040222.2

申请日：2007-06-12

Applicant: 瑞萨电子株式会社

Inventor： 石桥健夫 ,  米仓和贤 ,  田所昌洋 ,  吉川和范 ,  小野良治

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/3105 ,  H01L21/033

CPC classification number: H01L21/31144 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31058 ,  H01L21/31155 ,  H01L21/76808 ,  H01L21/76825 ,  H01L21/76826

Abstract: 本发明涉及一种半导体装置的制造方法，其目的在于，降低被加工膜的加工性状的恶化及图案的皲裂，忠实于设计，且也可以适用于双嵌入式工序等。包括：通过在被加工膜(2)上进行膜的涂敷、加热硬化，形成至少由一个以上的膜构成的加工用掩模层(下层有机膜3及中间层5)，并对加工用掩模层中的至少一个膜进行硬化处理的加工用掩模层形成工序；在加工用掩模层上涂敷曝光用抗蚀膜，进行曝光显影，由此形成抗蚀图(6)，以该抗蚀图(6)为掩模蚀刻加工用掩模层的加工用掩模层蚀刻工序；以加工用掩模层蚀刻工序中形成的加工用掩模层的图案为掩模蚀刻被加工膜(2)的被加工膜蚀刻工序。