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公开(公告)号：CN107481747A
公开(公告)日：2017-12-15
申请号：CN201710379264.6
申请日：2017-05-25
Applicant: 瑞萨电子株式会社
CPC classification number: G11C11/419 , G11C7/00 , G11C7/10 , G11C7/22 , G11C7/222 , G11C8/00 , G11C8/06 , G11C8/08 , G11C8/16 , G11C8/18 , G11C11/418 , G11C7/1075
Abstract: 本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入-输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。
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公开(公告)号：CN107195629A
公开(公告)日：2017-09-22
申请号：CN201710312912.6
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
CPC classification number: H01L27/1116 , G06F17/5072 , G11C11/412 , H01L23/528 , H01L27/0207 , H01L27/0928 , H01L27/1104
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
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公开(公告)号：CN116959516A
公开(公告)日：2023-10-27
申请号：CN202310054015.5
申请日：2023-02-03
Applicant: 瑞萨电子株式会社
Abstract: 本公开的各实施例涉及半导体器件以及半导体系统。一种半导体器件包括存储器阵列，存储器阵列具有以矩阵形式布置以存储条目的多个关联存储器单元。存储器阵列被划分为用于沿着列方向顺序地执行检索操作的多个存储器块，并且还包括：多个匹配线，对应于相应存储器块并且被对应地提供给每个存储器单元行；多个搜索线，对应于相应存储器块并且被对应地提供给每个存储器单元列；以及多个匹配放大器，对应于相应存储器块并且被提供给多个匹配线。对应地提供给在前存储器块的匹配线被设置为比对应地提供给后续存储器块的匹配线短。存储器阵列还包括定时控制单元，用于基于对应地提供给在前存储器块的匹配线的长度来控制驱动后续存储器块的搜索线的定时。
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公开(公告)号：CN107195629B
公开(公告)日：2021-05-04
申请号：CN201710312912.6
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
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公开(公告)号：CN108986858B
公开(公告)日：2023-10-24
申请号：CN201810531259.7
申请日：2018-05-29
Applicant: 瑞萨电子株式会社
IPC: G11C15/04
Abstract: 本申请涉及一种内容可寻址存储器。该内容可寻址存储器包括：多个TCAM单元，其构成一个条目；第一字线，其被耦合到所述TCAM单元；第二字线，其被耦合到所述TCAM单元；以及匹配线，其被耦合到所述TCAM单元，并且还包括有效单元，其存储指示所述条目的有效或无效的有效位；位线，其被耦合到所述有效线；以及选择电路，其被耦合到所述第一字线和所述第二字线，并且根据其中所述第一字线或所述第二字线被设定为选定状态的情形将所述有效单元设定为选定状态。
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Patent Agency Ranking
公开(公告)号：CN107275327A
公开(公告)日：2017-10-20
申请号：CN201710312760.X
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
CPC classification number: H01L27/1116 , G06F17/5072 , G11C11/412 , H01L23/528 , H01L27/0207 , H01L27/0928 , H01L27/1104
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
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公开(公告)号：CN102903719A
公开(公告)日：2013-01-30
申请号：CN201210265327.2
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/11 , G11C11/412
CPC classification number: H01L27/1116 , G06F17/5072 , G11C11/412 , H01L23/528 , H01L27/0207 , H01L27/0928 , H01L27/1104
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
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公开(公告)号：CN107481747B
公开(公告)日：2023-06-06
申请号：CN201710379264.6
申请日：2017-05-25
Applicant: 瑞萨电子株式会社
Abstract: 本公开涉及多端口存储器、存储宏和半导体器件。一种多端口存储器包括地址控制电路、存储阵列、数据输入‑输出电路和控制电路，并且通过两个端口输入第一和第二地址信号以及时钟信号。地址控制电路包括第一和第二锁存电路、选择电路、解码电路和字线驱动电路。通过一个端口输入的第一地址信号被输入至第一锁存电路，并且通过另一端口输入的第二地址信号被输入至选择电路。选择电路选择第一和第二地址信号中的一个，第二锁存电路锁存所选地址信号并将所选地址信号输出至解码电路。字线驱动电路基于来自解码电路的输出信号驱动字线。
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公开(公告)号：CN107275327B
公开(公告)日：2021-08-24
申请号：CN201710312760.X
申请日：2012-07-25
Applicant: 瑞萨电子株式会社
IPC: H01L27/02 , H01L27/11 , G11C11/412
Abstract: 公开了一种半导体器件。更具体地，公开了一种具有SRAM的半导体器件，包括：单块的第一有源区域，第一晶体管和第五晶体管布置在该第一有源区域中；与第一有源区域分离的第二有源区域，第二晶体管布置在该第二有源区域中；单块的第三有源区域，第三晶体管和第六晶体管布置在该第三有源区域中；以及与第三有源区域分离的第四有源区域，第四晶体管布置在该第四有源区域中。每个驱动晶体管被划分为第一晶体管和第二晶体管(或者第三晶体管和第四晶体管)，并且这些驱动晶体管布置在不同的有源区域之上。
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公开(公告)号：CN108986858A
公开(公告)日：2018-12-11
申请号：CN201810531259.7
申请日：2018-05-29
Applicant: 瑞萨电子株式会社
IPC: G11C15/04
Abstract: 本申请涉及一种内容可寻址存储器。该内容可寻址存储器包括：多个TCAM单元，其构成一个条目；第一字线，其被耦合到所述TCAM单元；第二字线，其被耦合到所述TCAM单元；以及匹配线，其被耦合到所述TCAM单元，并且还包括有效单元，其存储指示所述条目的有效或无效的有效位；位线，其被耦合到所述有效线；以及选择电路，其被耦合到所述第一字线和所述第二字线，并且根据其中所述第一字线或所述第二字线被设定为选定状态的情形将所述有效单元设定为选定状态。
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