公开(公告)号：CN108091694A

公开(公告)日：2018-05-29

申请号：CN201711114165.1

申请日：2017-11-13

Applicant: 瑞萨电子株式会社

Inventor： 德田悟

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/76802 ,  H01L21/7688 ,  H01L21/76895 ,  H01L23/4824 ,  H01L23/535 ,  H01L29/0615 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41766 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7811 ,  H01L29/7802 ,  H01L29/66712

Abstract: 本发明涉及一种半导体器件及其制造方法。本发明提供一种能在不使工艺复杂化或增大芯片面积的情况下降低噪声影响的半导体器件。根据本发明的方面的半导体器件包括半导体衬底、漏区、漂移区、基区、源区、栅电极、层间绝缘膜、电耦合至漏区的导电层、布线线路以及电耦合至源区和布线线路的接触插塞。层间绝缘膜具有中间层间绝缘膜。中间层间绝缘膜设置在导电层和接触插塞之间。中间层间绝缘膜是形成导电层的材料的热氧化膜。

公开(公告)号：CN109148446B

公开(公告)日：2025-02-07

申请号：CN201810613343.3

申请日：2018-06-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  德田悟 ,  打矢聪

IPC: H10D84/83 ,  H01L23/528 ,  H10D84/03 ,  H01L21/768

Abstract: 本发明提供半导体器件。一个实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，其配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有源极区域、漏极区域、漂移区域、体区域。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与该第二布线相对置。

公开(公告)号：CN115966611A

公开(公告)日：2023-04-14

申请号：CN202211240861.8

申请日：2022-10-11

Applicant: 瑞萨电子株式会社

Inventor： 永久克己 ,  名渊雄太 ,  酒井敦 ,  下村彰宏 ,  德田悟

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 半导体器件包括多个单位单元。多个单位单元中的每个单位单元具有一对柱区、在X方向上被形成在该对柱区之间的一对沟槽、以及分别经由栅绝缘膜被形成在该对沟槽中的一对栅电极。在X方向上相邻的两个单位单元共享一对柱区中的一个柱区，并且被布置为关于所共享的柱区对称。这里，两个相邻单位单元中的沟槽中的与插入其间的一个柱区相邻的两个沟槽之间的距离不同于一个单位单元中的一对沟槽之间的距离。

公开(公告)号：CN111540784B

公开(公告)日：2024-08-23

申请号：CN202010080720.9

申请日：2020-02-05

Applicant: 瑞萨电子株式会社

Inventor： 德田悟

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423

Abstract: 本发明涉及半导体器件及制造半导体器件的方法。公开了一种实现小型化和高击穿电压二者的半导体器件。半导体器件具有形成在沿Y方向延伸的沟槽TR中的栅极电极G1和包括形成在漂移区域ND中的柱区域PC1到PC3的多个柱区域PC。柱区域PC1、PC2和PC3以交错方式设置，以夹住沟槽TR。连接柱区域PC1和PC2的中心的线与连接柱区域PC1和PC3的中心的线形成的角度θ1大于或等于60度且小于或等于90度。

公开(公告)号：CN115985962A

公开(公告)日：2023-04-18

申请号：CN202211255764.6

申请日：2022-10-13

Applicant: 瑞萨电子株式会社

Inventor： 名渊雄太 ,  永久克己 ,  酒井敦 ,  下村彰宏 ,  德田悟

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本公开涉及一种半导体器件及其制造方法。该半导体器件，包括其中形成有多个单位单元的单元区、以及在平面图中围绕该单元区的外围区。多个单位单元中的每个单位单元包括具有漂移区的半导体衬底、体区、源区、一对第一柱区、以及被形成在沟槽中的栅电极，栅绝缘膜被插入在沟槽与栅电极之间。阱区被形成在外围区中的漂移区的表面上。第二柱区被形成在阱区下方的漂移区中并且在Y和X方向上延伸以包围单元区。阱区被连接到体区，第二柱区被连接到阱区。

公开(公告)号：CN111540784A

公开(公告)日：2020-08-14

申请号：CN202010080720.9

申请日：2020-02-05

Applicant: 瑞萨电子株式会社

Inventor： 德田悟

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423

Abstract: 本发明涉及半导体器件及制造半导体器件的方法。公开了一种实现小型化和高击穿电压二者的半导体器件。半导体器件具有形成在沿Y方向延伸的沟槽TR中的栅极电极G1和包括形成在漂移区域ND中的柱区域PC1到PC3的多个柱区域PC。柱区域PC1、PC2和PC3以交错方式设置，以夹住沟槽TR。连接柱区域PC1和PC2的中心的线与连接柱区域PC1和PC3的中心的线形成的角度θ1大于或等于60度且小于或等于90度。

公开(公告)号：CN117673128A

公开(公告)日：2024-03-08

申请号：CN202310805495.4

申请日：2023-07-03

Applicant: 瑞萨电子株式会社

Inventor： 德田悟

IPC: H01L29/423 ,  H01L29/40 ,  H01L29/78

Abstract: 本公开的各实施例涉及半导体器件。一种半导体器件，包括形成在n型半导体衬底中的沟槽、p型主体区域、n型源极区域、形成在沟槽下部的场板电极、以及形成在沟槽上部的栅极电极。栅极电位被提供给栅极电极，源极电位被提供给源极区域和主体区域，漏极电位被提供给半导体衬底。大于源极电位且小于漏极电位的电位被提供给场板电极。

公开(公告)号：CN109148446A

公开(公告)日：2019-01-04

申请号：CN201810613343.3

申请日：2018-06-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  德田悟 ,  打矢聪

IPC: H01L27/088 ,  H01L23/528 ,  H01L21/8234 ,  H01L21/768

Abstract: 本发明提供半导体器件。一个实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，其配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有源极区域、漏极区域、漂移区域、体区域。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与该第二布线相对置。

公开(公告)号：CN208538858U

公开(公告)日：2019-02-22

申请号：CN201820923789.1

申请日：2018-06-14

Applicant: 瑞萨电子株式会社

Inventor： 工藤弘仪 ,  德田悟 ,  打矢聪

IPC: H01L27/088 ,  H01L23/528 ,  H01L21/8234 ,  H01L21/768

Abstract: 本实用新型提供半导体器件。一个实施方式的半导体器件具有：半导体衬底，其具有第一面、作为第一面的相反面的第二面；第一布线及第二布线，其配置在第一面之上；第一导电膜，其与第一布线电连接；和栅极电极。半导体衬底具有源极区域、漏极区域、漂移区域、体区域。漂移区域配置成在俯视时包围体区域。第一布线配置成在俯视时跨过漂移区域与体区域的边界，并且具有与漂移区域电连接的第一部分。第二布线与源极区域电连接。第一导电膜与第二布线绝缘且与该第二布线相对置。(ESM)同样的发明创造已同日申请发明专利