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Patent Agency Ranking
公开(公告)号：CN109979949A
公开(公告)日：2019-07-05
申请号：CN201811583471.4
申请日：2018-12-24
Applicant: 瑞萨电子株式会社
IPC: H01L27/144 , H01L23/528 , H01L23/48 , H01L21/768
Abstract: 本发明的实施例涉及半导体装置及其制造方法。为了改善半导体装置的性能，在p型半导体PR之上形成半导体层EP。在半导体层EP之上形成n型半导体层NR1。半导体层PR、半导体层EP和半导体层NR1分别配置光接收器的一部分。在半导体层EP之上形成与半导体层EP的材料不同的材料的盖层，并且在盖层内形成硅化物层，该硅化物层是金属与被包括在盖层中的材料的反应产物。穿过硅化物层在盖层之上形成具有阻挡金属膜BM1的插塞。这里，在半导体层NR1内未形成金属与被包括在半导体层NR1中的材料的反应产物。
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公开(公告)号：CN109979949B
公开(公告)日：2024-06-28
申请号：CN201811583471.4
申请日：2018-12-24
Applicant: 瑞萨电子株式会社
IPC: H01L27/144 , H01L23/528 , H01L23/48 , H01L21/768
Abstract: 本发明的实施例涉及半导体装置及其制造方法。为了改善半导体装置的性能，在p型半导体PR之上形成半导体层EP。在半导体层EP之上形成n型半导体层NR1。半导体层PR、半导体层EP和半导体层NR1分别配置光接收器的一部分。在半导体层EP之上形成与半导体层EP的材料不同的材料的盖层，并且在盖层内形成硅化物层，该硅化物层是金属与被包括在盖层中的材料的反应产物。穿过硅化物层在盖层之上形成具有阻挡金属膜BM1的插塞。这里，在半导体层NR1内未形成金属与被包括在半导体层NR1中的材料的反应产物。
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公开(公告)号：CN117133650A
公开(公告)日：2023-11-28
申请号：CN202310460276.7
申请日：2023-04-26
Applicant: 瑞萨电子株式会社
IPC: H01L21/331 , H01L21/3105 , H01L29/739
Abstract: 一种制造半导体器件的方法，包括：形成氧化硅膜，该氧化硅膜覆盖半导体衬底的第一主表面和第二主表面中的每一者；在半导体衬底的第一主表面侧上形成再分布布线；以及研磨半导体衬底的第二主表面。该研磨步骤在位于第二主表面上的氧化硅膜的厚度等于或大于10nm且等于或小于30nm的状态下进行。
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公开(公告)号：CN109212666A
公开(公告)日：2019-01-15
申请号：CN201810690111.8
申请日：2018-06-28
Applicant: 瑞萨电子株式会社
Abstract: 本申请涉及半导体器件及其制造方法。半导体器件的可靠性得到改进。在绝缘层上方形成光波导和p型半导体部分。在p型半导体部分上方形成包括n型半导体部分和盖层的多层本体。在覆盖光波导、p型半导体部分和多层本体的第一层间绝缘膜上方，形成位于光波导上方的加热器。在第一层间绝缘膜中，形成第一接触孔和第二接触孔。与p型半导体部分电耦合的第一接触部分连续地形成在第一接触孔中和第一层间绝缘膜上方。与盖层电耦合的第二接触部分连续地形成在第二接触孔中和第一层间绝缘膜上方。形成在第二层间绝缘膜上方的布线经由嵌入第二层间绝缘膜中的插塞而与加热器以及第一接触部分和第二接触部分电耦合。
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公开(公告)号：CN108074988A
公开(公告)日：2018-05-25
申请号：CN201711064521.3
申请日：2017-10-31
Applicant: 瑞萨电子株式会社
IPC: H01L31/02 , H01L31/105
CPC classification number: H01L31/028 , H01L31/02005 , H01L31/02161 , H01L31/022408 , H01L31/02327 , H01L31/105
Abstract: 本发明涉及半导体器件。对半导体制造装置的锗(Ge)污染被抑制。锗是硅半导体工艺中的异种材料。半导体器件被提供有包括n型锗层的Ge光电二极管和与n型锗层电容耦合的插塞。换句话说，Ge光电二极管的n型锗层和插塞彼此不直接接触，而是彼此电容耦合。
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