公开(公告)号：CN1691284A

公开(公告)日：2005-11-02

申请号：CN200510060074.5

申请日：2005-03-31

Applicant: 株式会社电装 ,  三菱住友硅晶株式会社

Inventor： 山内庄一 ,  山口仁 ,  牧野友厚 ,  野上彰二 ,  山冈智则

IPC: H01L21/20 ,  H01L21/00

CPC classification number: H01L29/0634

Abstract: 一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62－64、66－78)，从而将外延膜(5、32、62－64、66－78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62－64、66－78)的步骤包括在用外延膜(5、32、62－64、66－78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。

公开(公告)号：CN100565801C

公开(公告)日：2009-12-02

申请号：CN200510060074.5

申请日：2005-03-31

Applicant: 株式会社电装 ,  三菱住友硅晶株式会社

Inventor： 山内庄一 ,  山口仁 ,  牧野友厚 ,  野上彰二 ,  山冈智则

IPC: H01L21/20 ,  H01L21/00

CPC classification number: H01L29/0634

Abstract: 一种半导体器件的制造方法包括以下步骤：在半导体衬底(1、30、60)中形成沟槽(4、31、61)；并且在包括沟槽(4、31、61)的侧壁和底部的衬底(1、30、60)上形成外延膜(5、32、62-64、66-78)，从而将外延膜(5、32、62-64、66-78)填充在沟槽(4、31、61)中。形成外延膜(5、32、62-64、66-78)的步骤包括在用外延膜(5、32、62-64、66-78)填充沟槽(4、31、61)之前的最后步骤。所述最后步骤具有按照如下方式的外延膜(5、32、63、68、71、74、77)的成形条件：将要形成在沟槽(4、31、61)侧壁上的外延膜(5、32、63、68、71、74、77)在沟槽(4、31、61)开口处的生长速度小于在比沟槽(4、31、61)开口位置深的沟槽(4、31、61)位置处的生长速度。

公开(公告)号：CN101278377A

公开(公告)日：2008-10-01

申请号：CN200680036884.X

申请日：2006-10-05

Applicant: 胜高股份有限公司 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  辻信博 ,  森下敏之

IPC: H01L21/027 ,  G03F7/20 ,  H01L21/205 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02658 ,  H01L29/0634 ,  H01L29/66712 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种使外延膜平坦化并形成杂质扩散层之后形成也能够在定位中使用的定位标记的半导体衬底。在N+型衬底(1)的定位区域形成沟槽(11)，利用该沟槽(11)形成N－型层(2)之后，残留空隙(3)。能够利用该N+型衬底(1)中所形成的空隙作为定位标记。因此，使用这样的半导体衬底，能够在之后的半导体装置的制造步骤中取得定位，能够在所希望的位置上准确地形成构成半导体装置的各要素。

公开(公告)号：CN102362336B

公开(公告)日：2014-03-12

申请号：CN201080013387.4

申请日：2010-03-25

Applicant: 胜高股份有限公司 ,  株式会社电装

Inventor： 野上彰二 ,  五东仁 ,  柴田巧 ,  山本刚

IPC: H01L21/20 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7813 ,  H01L21/02381 ,  H01L21/02494 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/0262 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66734

Abstract: 提供一种容易获得所希望的电特性的半导体衬底、半导体装置和半导体衬底的制造方法。半导体衬底的制造方法具备：形成第1外延层11的第1外延层形成工序（S1）；在第1外延层形成沟槽的沟槽形成工序（S2）；以及外延层形成工序（S3、S4、S5），在第1外延层和沟槽内，使用包含不同的生长速度的多个生长条件，以掩埋沟槽内的方式形成外延层，使在多个生长条件的每一个中掺入到外延层中的掺杂物浓度为固定。

公开(公告)号：CN101345196A

公开(公告)日：2009-01-14

申请号：CN200810129892.X

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 柴田巧 ,  山内庄一 ,  山冈智则 ,  野上彰二

IPC: H01L21/336 ,  H01L21/205

Abstract: 用于制造半导体器件的方法包括步骤：在硅衬底(1)的主表面上形成沟槽(4)；在主表面上和沟槽(4)中形成第一外延膜(20)；以及在第一外延膜(20)上形成第二外延膜(21)。形成第一外延膜(20)的步骤具有第一外延膜(20)的第一生长速度的第一工艺条件。形成第二外延膜(21)的步骤具有第二外延膜(21)的第二生长速度的第二工艺条件。第二生长速度比第一生长速度大。

公开(公告)号：CN101853786A

公开(公告)日：2010-10-06

申请号：CN200910216906.6

申请日：2006-10-05

Applicant: 胜高股份有限公司 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  辻信博 ,  森下敏之

IPC: H01L21/336

CPC classification number: H01L21/30604 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L21/02664 ,  H01L21/308 ,  H01L23/544 ,  H01L29/0634 ,  H01L29/66712 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  Y10S438/975 ,  H01L2924/00

Abstract: 本发明涉及半导体衬底的制造方法。避免在埋入到沟槽内部的外延膜中产生空隙。包括如下步骤：在衬底主体(63)的表面生长第一外延膜(61)；在该第一外延膜(61)上形成多个第一沟槽(64)；在第一沟槽(64)的内部整体生长第二外延膜(62)；研磨第二外延膜(62)使其平坦；进一步在平坦的第二外延膜(62)的上表面生长与第一外延膜(61)相同组成的第三外延膜(66)；在该第三外延膜(66)上形成多个第二沟槽(67)，使第一沟槽(64)延长；在第二沟槽(67)的内部整体进一步生长第四外延膜(68)；研磨所述第四外延膜(68)使其平坦。

公开(公告)号：CN101330100A

公开(公告)日：2008-12-24

申请号：CN200810144118.6

申请日：2006-05-17

Applicant: 株式会社上睦可 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  山口仁

IPC: H01L29/06 ,  H01L21/02 ,  H01L21/329

CPC classification number: H01L29/861 ,  H01L29/0634 ,  H01L29/6609

Abstract: 本发明涉及半导体衬底及其制造方法。为了在半导体衬底上形成超级结结构后抑制电荷平衡的恶化和维持良好的耐压特性，在衬底主体的表面上以预定间隔分别形成多个柱状第一外延层(11)，并在该多个第一外延层之间的沟槽中分别形成多个第二外延层(12)。平行于衬底主体的表面的表面中的第一外延层中所包括的掺杂剂的浓度分布被配置为与平行于衬底主体的表面的表面中的第二外延层中所包括的掺杂剂的浓度分布相匹配。

公开(公告)号：CN101345196B

公开(公告)日：2011-04-13

申请号：CN200810129892.X

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社胜高

Inventor： 柴田巧 ,  山内庄一 ,  山冈智则 ,  野上彰二

IPC: H01L21/336 ,  H01L21/205

Abstract: 用于制造半导体器件的方法包括步骤：在硅衬底(1)的主表面上形成沟槽(4)；在主表面上和沟槽(4)中形成第一外延膜(20)；以及在第一外延膜(20)上形成第二外延膜(21)。形成第一外延膜(20)的步骤具有第一外延膜(20)的第一生长速度的第一工艺条件。形成第二外延膜(21)的步骤具有第二外延膜(21)的第二生长速度的第二工艺条件。第二生长速度比第一生长速度大。

公开(公告)号：CN100555573C

公开(公告)日：2009-10-28

申请号：CN200610137580.4

申请日：2006-09-29

Applicant: 株式会社上睦可 ,  株式会社电装

Inventor： 野上彰二 ,  山冈智则 ,  山内庄一 ,  山口仁 ,  柴田巧

IPC: H01L21/205

CPC classification number: C30B25/165 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02636 ,  H01L29/0634

Abstract: 在具有外延膜的沟渠的开口处抑制封闭并由此改善沟渠中的填充形态。一种半导体衬底的制造方法包括在硅衬底(13)的表面上生长外延层(11)的步骤，在该外延层(11)中形成沟渠(14)的步骤，和用外延膜(12)填充沟渠(14)的内部的步骤，其中在用外延膜填充沟渠的内部中流通作为材料气体的通过将类卤基混合入硅源气体制造的混合气体，当类卤基气体的标准流速定义为Xslm和将通过流通硅源气体形成的外延膜的薄膜形成速度定义为Yμm/min时，在当沟渠的纵横比小于10的情况下，满足表达式Y＜0.2X+0.10，在沟渠的纵横比在10和小于20之间的情况下，满足表达式Y＜0.2X+0.05，在沟渠的纵横比是20或者更大的情况下，满足表达式Y＜0.2X。

公开(公告)号：CN1971851A

公开(公告)日：2007-05-30

申请号：CN200610168911.0

申请日：2006-09-29

Applicant: 株式会社电装 ,  株式会社上睦可

Inventor： 山内庄一 ,  柴田巧 ,  山冈智则 ,  野上彰二

IPC: H01L21/20 ,  H01L21/66 ,  H01L29/06

CPC classification number: H01L29/66712 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/02639 ,  H01L21/823487 ,  H01L29/0615 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/7811 ,  H01L29/7813

Abstract: 一种用于制造半导体器件的方法包括如下步骤：在硅衬底(1、40)上形成第一外延膜(2、41)；在第一外延膜(2、41)中形成沟槽(4、43)；并且在第一外延膜(2、41)上和在沟槽(4、43)中形成第二外延膜(23、44、45)。形成第二外延膜(23、44、45)的步骤包括最后的步骤，其中使用硅源气体和卤化物气体的混合气体。硅衬底(1、40)具有被定义为α的砷浓度，第二外延膜(23、44、45)具有被定义为β的杂质浓度。砷浓度和杂质浓度具有如下关系：α≤3×1019×ln(β)－1×1021。