公开(公告)号：CN104303307B

公开(公告)日：2019-01-29

申请号：CN201380021928.1

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  星保幸 ,  原田祐一 ,  原田信介

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 在活性区(100a)中，在n+半导体基板(1)上的n‑漂移层(2)的表面层，选择性地设置p+区(3)。在n‑漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p‑区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p‑区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。

公开(公告)号：CN104303311B

公开(公告)日：2017-10-13

申请号：CN201380018019.2

申请日：2013-03-29

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/0634 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/7395 ,  H01L29/7802

Abstract: 碳化硅纵型MOSFET具有：第1导电型的N反转层(6)，在第2半导体层基底层以外的表面层上所形成，该第2半导体层基底层在形成于基板的表面上的低浓度层上选择性地形成；栅电极层，被第1导电型的源极区域和第1导电型的N反转层(6)夹持，第2导电型的第3半导体层的表面露出部上的至少一部分，隔着栅极绝缘膜而形成；和源电极，在源极区域与第3半导体层的表面上共同接触，在N反转层(6)下的区域结合第2导电型半导体层的一部分。由此，利用将SiC等作为半导体材料的纵型SiC‑MOSFET的低导通电阻，并且即使在施加高电压时也能防止形成栅电极的氧化膜的击穿，并能够提高可靠性。

公开(公告)号：CN103460390B

公开(公告)日：2017-03-08

申请号：CN201280015887.0

申请日：2012-04-06

Applicant: 富士电机株式会社 ,  独立行政法人产业技术综合研究所

Inventor： 原田祐一 ,  原田信介 ,  星保幸 ,  岩室宪幸

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/0615 ,  H01L29/0626 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7802 ,  H01L29/7808 ,  H01L29/7827

Abstract: 雪崩产生单元。本发明的课题在于在对漏极电极施加高电压时，实现不会对栅极绝缘膜施加大的电场，能够提高栅极绝缘膜的破坏耐量的碳化硅纵型场效应晶体管。该碳化硅纵型场效应晶体管的特征在于，具备：第1导电型的碳化硅基板和形成于该第1导电型碳化硅基板表面上的低浓度的第1导电型碳化硅层；选择性地形成于该第1导电型碳化硅层表面上的第2导电型区域；形成于该第2导电型区域内的第1导电型源极区域；在第2导电型区域内的第1导电型源极区域之间形成的高浓度的第2导电型区域；与该高浓度的第2导电型区域以及第1导电型源极区域电连接的源极电极；从形成于相邻的第2导电型区域的第1导电型源极区域到第2导电型区域以及第1导电型碳化硅层上所形成的栅极绝缘膜；形成于该栅极绝缘膜上的栅极电极；第1导电型碳化硅基板的背面侧上

公开(公告)号：CN104303307A

公开(公告)日：2015-01-21

申请号：CN201380021928.1

申请日：2013-03-18

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  星保幸 ,  原田祐一 ,  原田信介

IPC: H01L29/06 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78

CPC classification number: H01L29/1608 ,  H01L29/0615 ,  H01L29/0661 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/41741 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/78 ,  H01L29/7811 ,  H01L29/8611 ,  H01L29/872

Abstract: 在活性区(100a)中，在n+半导体基板(1)上的n-漂移层(2)的表面层，选择性地设置p+区(3)。在n-漂移层(2)以及p+区(3)的表面设置p基极层(4)，在p基极层(4)设置MOS构造。在活性区(100a)的其他部分，在p+区(3)上设置与源极电极(10)相接的p+区(33)。在耐压构造区(100b)，按照包围活性区(100a)的方式，至少由p-区(21)构成的JTE构造(13)设为与p+区(3)以及p基极层(4)远离。在活性区(100a)和耐压构造区(100b)的边界附近的、未形成MOS构造的部分，p-区(21)与p+区(33)相接。由此，能够提供具有稳定地表现出高耐压特性的元件构造、且导通电阻低的半导体装置。

公开(公告)号：CN105474403B

公开(公告)日：2018-10-23

申请号：CN201480044980.3

申请日：2014-07-11

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739

Abstract: 在n+型SiC半导体基板(1)上的n‑型SiC层(2)的表面，选择性地形成p+层(3)，在n‑型SiC层(2)和p+层(3)之上，形成有p基层(4)。在p基层(4)的表面层选择性地形成有p+接触层(5)。以从表面贯通p基层(4)而到达n‑型SiC层(2)的方式形成有n反型层(6)。在p+接触层(5)和n反型层(6)夹住的p基层(4)的表面露出部上，隔着栅绝缘膜(9)设有栅电极层(8)，设有与p+接触层(5)和n+源层(7)接触的源电极(10)。在背面设有漏电极(11)。p+层(3)的一部分以在n反型层(6)的漏电极(11)侧的区域通过结合部而结合，并与p+层(3)的漏电极(11)侧的一部分接触的方式形成有p+层(31)。

公开(公告)号：CN104303312B

公开(公告)日：2018-03-20

申请号：CN201380022008.1

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/02529 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: 本发明提供一种即使在施加高电压时也不会产生栅极氧化膜击穿和可靠性变差、且能够具有低通态电阻的立式SiC‑MOSFET和IGBT以及它们的制造方法。在立式MOSFET中，代替阱区(6)，而将半导体层(3)和基极层(4)键合，以作为键合部而包含距相对置的全部的源极区域的中心最远且等距离、并且距源极区域的与中心最远离的端部最近且等距离的点。

公开(公告)号：CN105474403A

公开(公告)日：2016-04-06

申请号：CN201480044980.3

申请日：2014-07-11

Applicant: 富士电机株式会社 ,  独立行政法人产业技术总合研究所

Inventor： 岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L29/12 ,  H01L29/739

CPC classification number: H01L29/7802 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0623 ,  H01L29/063 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/1095 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395

Abstract: 在n+型SiC半导体基板(1)上的n-型SiC层(2)的表面，选择性地形成p+层(3)，在n-型SiC层(2)和p+层(3)之上，形成有p基层(4)。在p基层(4)的表面层选择性地形成有p+接触层(5)。以从表面贯通p基层(4)而到达n-型SiC层(2)的方式形成有n反型层(6)。在p+接触层(5)和n反型层(6)夹住的p基层(4)的表面露出部上，隔着栅绝缘膜(9)设有栅电极层(8)，设有与p+接触层(5)和p基层(4)接触的源电极(10)。在背面设有漏电极(11)。p+层(3)的一部分以在n反型层(6)的漏电极(11)侧的区域通过结合部而结合，并与p+层(3)的漏电极(11)侧的一部分接触的方式形成有p+层(31)。

公开(公告)号：CN104321875B

公开(公告)日：2017-05-24

申请号：CN201380018020.5

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。

公开(公告)号：CN104321875A

公开(公告)日：2015-01-28

申请号：CN201380018020.5

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 岩室宪幸 ,  原田信介 ,  星保幸 ,  原田祐一

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 纵型高耐压半导体装置具有：第1导电型的半导体基板(1)；形成在半导体基板(1)上且浓度比半导体基板(1)低的第1导电型半导体层(2)；选择性地形成于第1导电型半导体层(2)的表面且高浓度的第2导电型半导体层(3)；在第1导电型半导体层(2)及第2导电型半导体层(3)上形成的第2导电型且低浓度的基底层(4)；和选择性地形成于该基底层(4)的表面层的第1导电型源极区域(7)。在元件周边部，删除第2导电型半导体层(3)的一部分之后，在浓度比半导体基板(1)低的第1导电型半导体层(2)的表面上形成多个低浓度的第2导电型层(11、12)，以作为最内周的该第2导电型层(11)不与第2导电型半导体层(3)及基底层(4)接触的方式进行了配置。由此，与半导体基板的结晶面方位无关地保持了足够的元件耐压特性，且能够以低导通电阻改善击穿耐量。

公开(公告)号：CN104303312A

公开(公告)日：2015-01-21

申请号：CN201380022008.1

申请日：2013-03-14

Applicant: 富士电机株式会社

Inventor： 田中敦之 ,  岩室宪幸 ,  原田信介

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12

CPC classification number: H01L29/7802 ,  H01L21/02529 ,  H01L21/046 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: 本发明提供一种即使在施加高电压时也不会产生栅极氧化膜击穿和可靠性变差、且能够具有低通态电阻的立式SiC-MOSFET和IGBT以及它们的制造方法。在立式MOSFET中，代替阱区(6)，而将半导体层(3)和基极层(4)键合，以作为键合部而包含距相对置的全部的源极区域的中心最远且等距离、并且距源极区域的与中心最远离的端部最近且等距离的点。