公开(公告)号：CN107819025B

公开(公告)日：2022-05-17

申请号：CN201710604962.1

申请日：2017-07-24

Applicant: 富士电机株式会社

Inventor： 前田凉 ,  坂田敏明 ,  竹野入俊司

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 提供能够降低导通电阻，并且提高耐压和雪崩耐量的半导体装置和半导体装置的制造方法。SJ‑MOSFET具备将n型漂移区(3)和p型间隔区(4)沿与基体主面平行的方向交替地重复配置而成的并列pn层(2b)。n型漂移区(3)的总杂质量与p型间隔区(4)的总杂质量大致相等，其宽度遍及整个深度方向实质恒定。n型漂移区(3)被设定为使漏极侧的部分(3H)的杂质浓度Cn1比源极侧的部分(3A)的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线。p型间隔区(4)被设定为使漏极侧的部分(4H)的杂质浓度Cp1比源极侧的部分(4A)的杂质浓度Cp2高ΔCph并且使源极侧的部分(4A)的一部分(4L)的杂质浓度Cp3相对低而成的p型杂质浓度分布曲线。

公开(公告)号：CN109273519A

公开(公告)日：2019-01-25

申请号：CN201810571158.2

申请日：2018-06-01

Applicant: 富士电机株式会社

Inventor： 前田凉

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0634 ,  H01L21/761 ,  H01L29/0638 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/7802 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明的半导体装置具有流通电流的有源区以及配置在有源区的外侧并且形成有耐压结构的终端结构部。终端结构部在半导体基板的正面具备：第一导电型的第一半导体层、由第一导电型的下部第一柱和第二导电型的下部第二柱配置而成的下部并列pn结构、由第一导电型的中央部第一柱和第二导电型的第一环配置而成的中央部并列pn结构、由第一导电型的上部第一柱和第二导电型的上部第二柱配置而成的上部并列pn结构、由第一导电型的最上部第一柱和第二导电型的第二环配置而成的最上部并列pn结构。第一环和第二环的宽度大于下部第二柱的宽度，间隔大于下部第二柱间的间隔，第一环和第二环设置在平行于正面的方向的不同位置。

公开(公告)号：CN111952352A

公开(公告)日：2020-11-17

申请号：CN202010215833.5

申请日：2020-03-25

Applicant: 富士电机株式会社

Inventor： 西村武义 ,  前田凉 ,  菅井勇

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低的超结半导体装置及超结半导体装置的制造方法。半导体装置具有供电流流通的有源区(30)和终端结构部(40)。在第1导电型的半导体基板(1)的正面设置有第1导电型的第1半导体层(2)。在第1半导体层(2)的表面设置有在与正面平行的面中反复交替地配置有第1导电型的第1柱(3)和第2导电型的第2柱(4)的并列pn结构(20)。有源区(30)的第2柱(4)包含第1区域(41)和第2区域(42)，在第1区域(41)中，第2柱(4)的底面与半导体基板(1)的正面之间的距离比第2区域(42)中的第2柱(4)的底面与半导体基板(1)的正面之间的距离长。

公开(公告)号：CN119834779A

公开(公告)日：2025-04-15

申请号：CN202410980865.2

申请日：2024-07-22

Applicant: 富士电机株式会社

Inventor： 前田凉 ,  渡边莊太

IPC: H03K17/081 ,  H01L25/07 ,  H03K17/687

Abstract: 本发明提供抑制起因于布线的寄生电感而生成的浪涌电压的半导体装置。半导体装置（1）具有半导体芯片（Q1）和米勒钳位电路（Q2）。半导体芯片（Q1）包括作为主开关的开关元件（11）。米勒钳位电路（Q2）在开关元件（11）处于关断状态时抑制开关元件（11）的栅电极（G1）（第一控制电极）的电位上升。另外，在设置于半导体芯片（Q1）的正面的栅电极（G1）之上配置有米勒钳位电路用开关元件（21），半导体芯片（Q1）和米勒钳位电路用开关元件（21）内置于同一封装体。

公开(公告)号：CN111952352B

公开(公告)日：2025-02-21

申请号：CN202010215833.5

申请日：2020-03-25

Applicant: 富士电机株式会社

Inventor： 西村武义 ,  前田凉 ,  菅井勇

IPC: H10D62/10 ,  H10D30/60 ,  H10D30/01

Abstract: 本发明提供即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低的超结半导体装置及超结半导体装置的制造方法。半导体装置具有供电流流通的有源区(30)和终端结构部(40)。在第1导电型的半导体基板(1)的正面设置有第1导电型的第1半导体层(2)。在第1半导体层(2)的表面设置有在与正面平行的面中反复交替地配置有第1导电型的第1柱(3)和第2导电型的第2柱(4)的并列pn结构(20)。有源区(30)的第2柱(4)包含第1区域(41)和第2区域(42)，在第1区域(41)中，第2柱(4)的底面与半导体基板(1)的正面之间的距离比第2区域(42)中的第2柱(4)的底面与半导体基板(1)的正面之间的距离长。

公开(公告)号：CN109273519B

公开(公告)日：2023-05-23

申请号：CN201810571158.2

申请日：2018-06-01

Applicant: 富士电机株式会社

Inventor： 前田凉

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明的半导体装置具有流通电流的有源区以及配置在有源区的外侧并且形成有耐压结构的终端结构部。终端结构部在半导体基板的正面具备：第一导电型的第一半导体层、由第一导电型的下部第一柱和第二导电型的下部第二柱配置而成的下部并列pn结构、由第一导电型的中央部第一柱和第二导电型的第一环配置而成的中央部并列pn结构、由第一导电型的上部第一柱和第二导电型的上部第二柱配置而成的上部并列pn结构、由第一导电型的最上部第一柱和第二导电型的第二环配置而成的最上部并列pn结构。第一环和第二环的宽度大于下部第二柱的宽度，间隔大于下部第二柱间的间隔，第一环和第二环设置在平行于正面的方向的不同位置。

公开(公告)号：CN107819025A

公开(公告)日：2018-03-20

申请号：CN201710604962.1

申请日：2017-07-24

Applicant: 富士电机株式会社

Inventor： 前田凉 ,  坂田敏明 ,  竹野入俊司

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7811 ,  H01L21/2251 ,  H01L21/26513 ,  H01L21/324 ,  H01L29/0634 ,  H01L29/0688 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/66143 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395 ,  H01L29/872 ,  Y02E10/50 ,  H01L29/7827 ,  H01L29/0684 ,  H01L29/66666

Abstract: 提供能够降低导通电阻，并且提高耐压和雪崩耐量的半导体装置和半导体装置的制造方法。SJ-MOSFET具备将n型漂移区(3)和p型间隔区(4)沿与基体主面平行的方向交替地重复配置而成的并列pn层(2b)。n型漂移区(3)的总杂质量与p型间隔区(4)的总杂质量大致相等，其宽度遍及整个深度方向实质恒定。n型漂移区(3)被设定为使漏极侧的部分(3H)的杂质浓度Cn1比源极侧的部分(3A)的杂质浓度Cn2高ΔCnx而成的n型杂质浓度分布曲线。p型间隔区(4)被设定为使漏极侧的部分(4H)的杂质浓度Cp1比源极侧的部分(4A)的杂质浓度Cp2高ΔCph并且使源极侧的部分(4A)的一部分(4L)的杂质浓度Cp3相对低而成的p型杂质浓度分布曲线。