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公开(公告)号：CN111382860B
公开(公告)日：2024-07-26
申请号：CN201911103697.4
申请日：2019-11-13
申请人： 南京航空航天大学
IPC分类号： G06N3/063 , G06N3/0442 , G06N3/08
摘要： 本发明提出一种LSTM网络的压缩加速方法，包括以下步骤：步骤1)，模型初始化，模型初始化后进行归一化操作，所有权值在0～1的范围内服从正太分布；步骤2)，使用原始权值矩阵的部分参数构造分块的Toeplitz矩阵去代替原始矩阵。除此之外，激活函数采用分段线性近似的方法，接着进行训练至网络收敛；步骤3)，对训练后的网络进行分组量化，接着分组训练至收敛；步骤4)，对量化后的网络进行轻微的剪切操作，最后训练至收敛，得到最终压缩后的网络。本发明通过对网络参数进行压缩，能够仅仅使用片内资源对网络进行实现，并且几乎不会对精度造成影响。
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公开(公告)号：CN118151889B
公开(公告)日：2024-07-05
申请号：CN202410580264.2
申请日：2024-05-11
申请人： 南京航空航天大学
IPC分类号： G06F7/72
摘要： 本发明公开了一种基于分部K‑RED模约减算法的格密码模乘器，包括二输入乘法器、约减模块、修正模块、二输入加法器和二选一多路选择器；所述二输入乘法器的两个输入端口用来接收相应的两个模乘数据，二输入乘法器的输出端口与约减模块的输入端口相连接，约减模块的输出端口与修正模块的输入端口相连接，二输入加法器的两个输入端口分别是修正模块的输出和格密码中的模数q，二选一多路选择器的两个输入端口分别是修正模块的输出和二输入加法器的输出，二选一多路选择器的输出端口用于输出两个待模乘数据与模数q的模乘结果。本发明可以高效地完成格密码方案中的模约减运算，有效地减少了硬件资源的消耗。
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公开(公告)号：CN112819168B
公开(公告)日：2024-04-05
申请号：CN202110016679.3
申请日：2021-01-07
申请人： 南京航空航天大学
摘要： 本发明公开了一种格密码加解密中的环多项式乘法器电路，具有高并行度，在FPGA硬件实现时达到了减少时间周期以及高吞吐率的效果，并简化了控制单元。同时，结合具体参数可将其中一个多项式乘法的系数采用有符号数表示，可在FPGA中单个DSP模块同一时钟完成两次乘法，优化模约减，大大加快了格密码加解密效率，减少了资源的消耗。
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公开(公告)号：CN116820397B
公开(公告)日：2024-02-02
申请号：CN202310594853.1
申请日：2023-05-25
申请人： 南京航空航天大学
摘要： 本发明提供一种基于CRYSTALS‑Kyber的快速数论变换电路，其中控制单元为两个蝶形单元和四个BRAM内存提供模式控制信号，并且按照不同的工作方式，为四个BRAM内存提供读写地址；数据通过四个BRAM内存输入到蝶形单元中，通过控制单元的模式控制信号选择不同的蝶形单元模式，并且在蝶形单元中引入巴雷特约简电路，将12bit×12bit＝24bit的数据重新规范到12bit的范围内，得到蝶形单元运算结果后按照快速数论变换算法的顺序写回四个BRAM内存中。本发明蝶形单元节省资源又使得其能够在高频率下运行，内存访问方式能够最大程度地发挥蝶形单元的算力，使得占用周期少。
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公开(公告)号：CN116886274B
公开(公告)日：2023-12-01
申请号：CN202311132715.8
申请日：2023-09-05
申请人： 南京航空航天大学 , 北京紫光存储科技有限公司
摘要： 本发明公开了应用于CRYSTALS‑Kyber的高效应用型多项式运算电路，包括应用于CRYSTALS‑Kyber算法的RPOA、控制单元以及内存；控制单元为RPOA和内存提供模式控制信号以选择RPOA的功能模式，并根据不同的内存访问方式以不同的工作方式为内存提供读写地址，控制RPOA的数据交互；基于读写地址和功能模式，内存中数据输入到RPOA，RPOA进行相应功能的多项式运算后，运算结果写回内存中；所述内存访问方式分为BRAM富裕型、BRAM缺乏型、BRAM匮乏型内存访问方式；所述RPOA的功能模式包括NTT、INTT、多项式乘法、多项式加法和多项式减法。本发明可大幅度提升后量子密码芯片的性能。
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公开(公告)号：CN116865979A
公开(公告)日：2023-10-10
申请号：CN202311132711.X
申请日：2023-09-05
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于后量子数字签名的MDC‑NTT架构，包括：随机数生成模块、采样模块、第一多项式乘法模块、第二多项式乘法模块、计算模块和数据存储模块，随机数生成模块的输出端与采样模块的输入端连接，采样模块的输出端通过数据选择单元与数据存储模块的输入端连接，采样模块的输出端还与stream Out连接；数据存储模块的输出端通过数据选择单元与第一多项式乘法模块的输入端连接连接，第一多项式乘法模块的输出端与计算模块连接，计算模块分别与stream Out、数据存储单元的输入端连接，数据存储单元通过数据选择单元与第二多项式乘法模块连接。本发明对于不同参数、不同乘法位数、不同NTT计算轮数只需增加或减少其中的乘法级数即可。
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公开(公告)号：CN112597549B
公开(公告)日：2022-09-20
申请号：CN202011578424.8
申请日：2020-12-28
申请人： 南京航空航天大学
摘要： 本发明公开了一种基于静态随机存取存储器的动态物理不可克隆函数电路，包括动态物理不可克隆函数电路单元阵列、预充电路、译码器、使能模块、读写电路，动态物理不可克隆函数电路单元阵列包括m行n列动态物理不可克隆函数电路单元；所述动态物理不可克隆函数电路单元包括6管静态随机存取存储器和6个功能开关，电路通过亚阈值电流放电的方式提取NMOS管的随机失配，从而生成唯一的响应。通过亚阈值放电的方式，提高了电路的性能。同时，可动态调节的电路单元不仅可以调节为物理不可克隆函数电路响应的生成，也可以调节为可以数据缓存的静态随机存取存储器，从而极大的提升了资源利用率，降低了单位成本。
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公开(公告)号：CN113595622B
公开(公告)日：2022-01-18
申请号：CN202111151028.1
申请日：2021-09-29
申请人： 南京航空航天大学
IPC分类号： H04B7/185 , H04B17/391
摘要： 本发明公开了一种基于数字孪生的集群协同搜索虚实结合式验证方法，设计一种基于自适应粒子群的无人机集群协同搜索方法，融合信息素图和环境认知图，根据无人机感知到的环境信息，计算当前时刻无人机位置的适应度值，更新无人机状态，以优化无人机集群决策判断下一最优航迹点，从而有效地实现集群对未知环境中目标的协同搜索。同时，为了提高仿真的真实性，该方法搭建了虚拟域和真实域相结合的无人机集群数字孪生系统，在虚拟域中构建真实域中真实无人机、真实目标和真实场景的数字孪生体，设计虚实域间接口，实现真实域和虚拟域之间的数据实时交互与融合，采用融合后的无人机数据和环境信息计算适应度值，进一步提高仿真的可靠性。
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公开(公告)号：CN113917831A
公开(公告)日：2022-01-11
申请号：CN202111212985.0
申请日：2021-10-19
申请人： 南京航空航天大学
IPC分类号： G04F10/00
摘要： 本发明公开了一种低功耗高分辨率的时间数字转换器，所述时间数字转换器为两步式n级级联结构，第一步结构包括第一级到第n/2级级联结构，第二步结构包括第n/2+1级到第n级级联结构，第一步结构和第二步结构通过放大器TA连接；每级级联结构包括2个数字时间转换器DTC，分别为第一数字时间转换器和第二数字时间转换器，1个D触发器DFF；每个数字时间转换器包括一个输入端、一个输出端和n/2个数字控制起始电压输入引脚。本发明的一种低功耗高分辨率的时间数字转换器，采用两步式结构，能够使DTC的数字控制起始电压输入引脚由n位降低为n/2位，从而降低功耗，经过触发器输出的数字码就直接是二进制码，能够省去编码器，降低TDC整体结构复杂度和功耗。
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公开(公告)号：CN112819168A
公开(公告)日：2021-05-18
申请号：CN202110016679.3
申请日：2021-01-07
申请人： 南京航空航天大学
摘要： 本发明公开了一种格密码加解密中的环多项式乘法器电路，具有高并行度，在FPGA硬件实现时达到了减少时间周期以及高吞吐率的效果，并简化了控制单元。同时，结合具体参数可将其中一个多项式乘法的系数采用有符号数表示，可在FPGA中单个DSP模块同一时钟完成两次乘法，优化模约减，大大加快了格密码加解密效率，减少了资源的消耗。
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