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公开(公告)号：CN112799634A
公开(公告)日：2021-05-14
申请号：CN202110060895.8
申请日：2021-01-18
Applicant: 南京航空航天大学
IPC: G06F7/523
Abstract: 本发明公开了一种基于基22MDC NTT结构的高性能环多项式乘法器，包括用于进行NTT变换的多路延迟转接电路；所述多路延迟转接电路为四输入输出通路结构，其由y级处理单元构成，每级处理单元均包括一个蝶形单元、多个具有不同延时周期的数据延时单元、多个用于存储NTT变换所需的旋转因子的存储单元和一个用于按照NTT算法将数据按正确时序往下传递的交换单元；本发明通过高基的NTT算法减少NTT变换的级数，在硬件实现时达到了减少时间周期以及高吞吐率的效果，同时简化控制单元。
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公开(公告)号：CN112819168B
公开(公告)日：2024-04-05
申请号：CN202110016679.3
申请日：2021-01-07
Applicant: 南京航空航天大学
Abstract: 本发明公开了一种格密码加解密中的环多项式乘法器电路，具有高并行度，在FPGA硬件实现时达到了减少时间周期以及高吞吐率的效果，并简化了控制单元。同时，结合具体参数可将其中一个多项式乘法的系数采用有符号数表示，可在FPGA中单个DSP模块同一时钟完成两次乘法，优化模约减，大大加快了格密码加解密效率，减少了资源的消耗。
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公开(公告)号：CN112819168A
公开(公告)日：2021-05-18
申请号：CN202110016679.3
申请日：2021-01-07
Applicant: 南京航空航天大学
Abstract: 本发明公开了一种格密码加解密中的环多项式乘法器电路，具有高并行度，在FPGA硬件实现时达到了减少时间周期以及高吞吐率的效果，并简化了控制单元。同时，结合具体参数可将其中一个多项式乘法的系数采用有符号数表示，可在FPGA中单个DSP模块同一时钟完成两次乘法，优化模约减，大大加快了格密码加解密效率，减少了资源的消耗。
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公开(公告)号：CN112799634B
公开(公告)日：2024-03-29
申请号：CN202110060895.8
申请日：2021-01-18
Applicant: 南京航空航天大学
IPC: G06F7/523
Abstract: 本发明公开了一种基于基22MDC NTT结构的高性能环多项式乘法器，包括用于进行NTT变换的多路延迟转接电路；所述多路延迟转接电路为四输入输出通路结构，其由y级处理单元构成，每级处理单元均包括一个蝶形单元、多个具有不同延时周期的数据延时单元、多个用于存储NTT变换所需的旋转因子的存储单元和一个用于按照NTT算法将数据按正确时序往下传递的交换单元；本发明通过高基的NTT算法减少NTT变换的级数，在硬件实现时达到了减少时间周期以及高吞吐率的效果，同时简化控制单元。
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