公开(公告)号：CN116666442A

公开(公告)日：2023-08-29

申请号：CN202310136192.8

申请日：2023-02-20

Applicant: 三菱电机株式会社

Inventor： 蔀拓一郎 ,  吉野学 ,  今坂俊博

IPC: H01L29/40 ,  H01L27/088 ,  H01L21/8234

Abstract: 得到半导体装置，其抑制工艺成本的增加，具有包含电阻性场板的高耐压构造。电阻性场板(6)以从外侧的主电极(4)逐渐接近内侧的主电极(3)的方式，在俯视观察时配置为螺旋状。多个浮置层(8)在俯视观察时以高电位区域(1)为中心朝向低电位区域(2)配置为放射状。电阻性场板(6)隔着层间绝缘膜(10)设置于多个浮置层(8)之上，因此具有反映了多个浮置层(8)各自的膜厚的浮置台阶(S8)。即，电阻性场板(6)是以沿环绕方向重复产生浮置台阶(S8)的方式设置的。

公开(公告)号：CN109690770B

公开(公告)日：2023-04-04

申请号：CN201680089138.0

申请日：2016-09-13

Applicant: 三菱电机株式会社

Inventor： 吉野学

IPC: H01L27/08 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: RESURF分离构造包围高电位侧电路区域的外周，将高电位侧电路区域与低电位侧电路区域分离。RESURF分离构造具有高耐压分离部、高耐压NchMOS以及高耐压PchMOS。高耐压分离部、高耐压NchMOS以及高耐压PchMOS具有多个场板(9、19a、19b、19c)。高耐压PchMOS的最靠低电位侧电路区域侧的场板(19c)的内端部与高耐压NchMOS的最靠低电位侧电路区域侧的场板(19b)的内端部相比位于低电位侧电路区域侧。

公开(公告)号：CN118248727A

公开(公告)日：2024-06-25

申请号：CN202311729826.7

申请日：2023-12-15

Applicant: 三菱电机株式会社

Inventor： 伊东笃史 ,  吉野学 ,  今坂俊博 ,  附田正则

IPC: H01L29/78 ,  H01L29/06

Abstract: 涉及半导体装置、半导体电路及半导体装置的控制方法。目的在于提供能够降低半导体装置的接通电阻的技术。半导体装置具有：第1导电部，其隔着第1绝缘膜而设置于第2半导体层的一部分之上；第2导电部，其隔着第2绝缘膜而设置于第3半导体层的一部分之上；第1主电极；以及第2主电极。在向第1导电部及第2导电部的一者输入了接通控制信号的情况下，第1主电极与第2主电极之间通过双极动作而导通，在向第1导电部及第2导电部这两者输入了接通控制信号的情况下，第1主电极与第2主电极之间通过单极动作而导通。

公开(公告)号：CN111384177B

公开(公告)日：2024-04-16

申请号：CN201911335808.4

申请日：2019-12-23

Applicant: 三菱电机株式会社

Inventor： 吉野学

IPC: H01L29/78 ,  H01L29/06

Abstract: 得到能够以小面积而实现高耐压MOS与高耐压隔离区域的电隔离，抑制泄漏电流而提高误动作耐量的半导体装置。高电位侧电路区域(4)、低电位侧电路区域(5)以及进行高电位侧电路区域(4)与低电位侧电路区域(5)之间的信号传输的高耐压MOS(7)设置于1个半导体衬底(8)。高耐压隔离区域(9)将高电位侧电路区域(4)与低电位侧电路区域(5)进行隔离。沟槽隔离部(11)将高耐压MOS(7)与高耐压隔离区域(9)进行隔离。N型扩散层(12)在高电位侧电路区域(4)以及高耐压隔离区域(9)设置于半导体衬底(8)的上表面。与N型扩散层(12)相比杂质浓度低的N型区域(14)设置于沟槽隔离部(11)的两侧面。

公开(公告)号：CN110729307B

公开(公告)日：2023-08-29

申请号：CN201910631536.6

申请日：2019-07-12

Applicant: 三菱电机株式会社

Inventor： 秋山肇 ,  吉野学

IPC: H01L27/12 ,  H01L21/762 ,  H01L29/06

Abstract: 本发明的目的在于在晶片粘接型的介电隔离构造中实现高耐压化而不使SOI层厚膜化。SiC－SOI器件(1001)的器件区域(RD)具备：第1沟槽(8)，其连续地或间断地包围N－型漂移区域(3A)，不贯穿SiC衬底；N+型侧面部扩散区域(5)，其形成于第1沟槽(8)的两个侧面；N+型底部扩散区域(4)，其形成于N－型漂移区域(3A)的下方，与N+型侧面部扩散区域(5)相接；以及多个薄绝缘膜(23)，它们在漂移区域的表面附近以小于或等于0.4μm的间隔形成。周边区域(RC)具备：第2沟槽(10)，其以连续地包围第1沟槽(8)的方式形成，贯穿SiC衬底；以及隔离绝缘膜区域(11)，其形成于第2沟槽(10)的两个侧面。

公开(公告)号：CN110634835A

公开(公告)日：2019-12-31

申请号：CN201910517155.5

申请日：2019-06-14

Applicant: 三菱电机株式会社

Inventor： 川崎裕二 ,  吉野学

IPC: H01L23/528 ,  H01L21/768

Abstract: 本发明目的是提供能够缓和台阶的半导体装置及其制造方法。本发明涉及的半导体装置具备：第1层间绝缘膜，具有第1开口；第2层间绝缘膜，具有俯视观察时与第1开口重叠且露出第1配线层的第2开口；第2配线层；第3层间绝缘膜；以及SOG(Spin on Glass)膜，以俯视观察时与第1开口重叠的方式形成，第2开口的开口面积比第1开口大，在剖视观察时，在将第1开口的宽度即第1开口宽度设为W1，将第2开口的宽度即第2开口宽度设为W2，将从半导体衬底表面到第2开口处的第3层间绝缘膜的表面为止的高度的最小值设为H1，以及将从半导体衬底表面到第2开口的端部即第2开口端处的第3层间绝缘膜的表面为止的高度设为H2时，满足(H2-H1)/((W2-W1)/2)≤3.6。

公开(公告)号：CN103730503A

公开(公告)日：2014-04-16

申请号：CN201310476163.2

申请日：2013-10-12

Applicant: 三菱电机株式会社

Inventor： 吉野学

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L21/02521 ,  H01L21/0465 ,  H01L27/1122 ,  H01L29/0634 ,  H01L29/1083 ,  H01L29/1087 ,  H01L29/66659 ,  H01L29/7393 ,  H01L29/7835 ,  H01L29/0847 ,  H01L29/66568

Abstract: 本发明的目的在于提供一种横向高耐压晶体管，其兼顾高耐电压性和低泄露电流。横向高耐压晶体管具有：第1导电型的半导体衬底；第2导电型的半导体层，其设置在半导体衬底的一侧主面；第1导电型的源极区域，其选择性地设置在半导体层的表面；第1导电型的漏极区域（5），其选择性地设置在半导体层的表面；栅极电极（8），其经由栅极绝缘膜设置在源极区域和所述漏极区域之间的半导体层上；以及第1导电型的漂移区域（13），其选择性地设置在半导体层的表面，漂移区域由从漏极区域开始向源极区域方向平行地延伸的条纹状的扩散层构成，构成条纹状的扩散层的线状扩散层（5b）分别由彼此相邻且相邻部分双重扩散的条纹状的扩散区域（5e）形成。

公开(公告)号：CN119786494A

公开(公告)日：2025-04-08

申请号：CN202411262615.1

申请日：2024-09-10

Applicant: 三菱电机株式会社

Inventor： 吉野学

IPC: H01L23/528

Abstract: 本发明不进行装置的大型化就能得到具备具有在彼此不同的多个电源电压下动作的多个高侧电路的高侧电路区域的半导体装置。在半导体装置(101)中，在第一高侧电路区域(RH1)设置有N型扩散层(31a)，在第二高侧电路区域(RH2)设置有N型扩散层(32a)。在N型扩散层(31a)及(32a)设置有第一高侧电路(CH1)及第二高侧电路(CH2)用的结构元件。分离用沟槽(70)设置在N型扩散层(31a)与N型扩散层(32a)之间。分离用沟槽(70)的最深部到达P型基板(10)的P型的基板区域。N型扩散层(31a)与N型扩散层(32a)通过内部具有埋入绝缘膜(78)的分离用沟槽(70)电分离。

公开(公告)号：CN112802839B

公开(公告)日：2024-06-14

申请号：CN202011238738.3

申请日：2020-11-09

Applicant: 三菱电机株式会社

Inventor： 清水和宏 ,  川崎裕二 ,  今坂俊博 ,  吉野学

IPC: H01L27/06 ,  H01L29/06

Abstract: 向自举电容(39)供给充电电流的半导体装置具有半导体层(1)、N+型扩散区域(5b)及N型扩散区域(2)、P+型扩散区域(4a)及P型扩散区域(3a)、N+型扩散区域(5a)、源极电极(10b)、漏极电极(10c)、背栅极电极(10a)、栅极电极(9a)。N+型扩散区域(5b)及N型扩散区域(2)与自举电容(39)的第1电极电连接。电源电压(Vcc)供给至N+型扩散区域(5a)。源极电极(10b)与第3半导体区域(N+型扩散区域(5a))连接且被供给电源电压。背栅极电极(10a)连接至与N+型扩散区域(5a)分离的区域，并且接地。源极电极(10b)与背栅极电极(10a)之间的耐压大于电源电压。

公开(公告)号：CN117894821A

公开(公告)日：2024-04-16

申请号：CN202311298660.8

申请日：2023-10-09

Applicant: 三菱电机株式会社

Inventor： 吉野学 ,  今西元纪 ,  山口靖雄 ,  今坂俊博 ,  鸟井阳平

IPC: H01L29/40 ,  H02M1/088 ,  H01L27/02 ,  H01L23/64 ,  H10N97/00

Abstract: 提供能够对芯片尺寸的增大进行抑制的半导体装置。分离区域(RI)将第1电路区域(RL)和所述第2电路区域(RH)彼此分离。信号传输元件(ES)用于从第1电路区域(RL)向所述第2电路区域(RH)传输信号，具有至少1个初级线圈(120)和两个次级线圈(140)。至少1个初级线圈(120)具有与所述第1电路区域(RL)电连接的两端部，配置于分离区域(RI)。两个次级线圈(141、142)具有与所述第2电路区域(RH)电连接的两端部，配置为与所述至少1个初级线圈(120)进行磁耦合，配置于分离区域(RI)。