公开(公告)号：CN113838862A

公开(公告)日：2021-12-24

申请号：CN202110691772.4

申请日：2021-06-22

Applicant: 三星电子株式会社

Inventor： 金成吉 ,  姜景文 ,  洪慧垠

IPC: H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11582

Abstract: 一种集成电路装置，包括：外围电路结构，其布置在衬底上；栅极堆叠件，其布置在外围电路结构上，并且包括多个栅电极；以及坝结构，其形成在穿过栅极堆叠件的坝开口部分中。坝结构包括：绝缘间隔件，其位于坝开口部分的内壁处，并且包括位于坝开口部分的上侧处的一对倾斜侧壁；以及掩埋层，其填充坝开口部分的内部，并且包括空气空间。集成电路装置还包括：模制栅极堆叠件，其被坝结构围绕，并且包括多个模制层；多条导电线，其布置在栅极堆叠件上；以及多个贯通电极，其连接至多条导电线，穿过模制栅极堆叠件，并且被坝结构围绕。

公开(公告)号：CN113497047A

公开(公告)日：2021-10-12

申请号：CN202110333814.7

申请日：2021-03-29

Applicant: 三星电子株式会社

Inventor： 金成吉 ,  姜景文 ,  徐周延 ,  洪慧垠

IPC: H01L27/11517 ,  H01L27/11521 ,  H01L27/11551 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/11578

Abstract: 一种半导体器件包括：栅电极，彼此间隔开并在衬底上；穿透栅电极的沟道结构，每个沟道结构包括沟道层、在沟道层与栅电极之间的栅极电介质层、填充沟道层中的空间的沟道绝缘层和在沟道绝缘层上的沟道垫；以及分隔区域，穿透栅电极并彼此间隔开，其中栅极电介质层相比于沟道层进一步向上延伸，使得栅极电介质层的内侧表面的一部分接触沟道垫，沟道垫包括：下垫，在沟道层的上端和栅极电介质层的内侧表面上并在栅极电介质层的内侧表面之间具有第一凹陷；以及上垫，具有在第一凹陷中的第一部分和在第一部分上沿平行于衬底的上表面的方向从第一部分扩展的第二部分。

公开(公告)号：CN110010613B

公开(公告)日：2023-12-19

申请号：CN201811493187.8

申请日：2018-12-07

Applicant: 三星电子株式会社

Inventor： 崔至薰 ,  金东谦 ,  金成吉 ,  金智美 ,  李相受 ,  洪慧垠

IPC: H10B41/27

Abstract: 一种三维半导体存储器件，包括：电极结构，其包括垂直堆叠在半导体层上的电极；垂直半导体图案，其穿透电极结构并连接到半导体层；以及垂直绝缘图案，其在电极结构与垂直半导体图案之间。垂直绝缘图案包括在电极结构的侧壁上的侧壁部分以及沿着半导体层的顶表面的一部分从侧壁部分延伸的突起。垂直半导体图案包括：垂直沟道部分，其具有第一厚度并沿着垂直绝缘图案的侧壁部分延伸；以及接触部分，其从垂直沟道部分延伸并沿着垂直绝缘图案的突起和半导体层的顶表面共形地延伸。接触部分具有大于第一厚度的第二厚度。

公开(公告)号：CN110518014B

公开(公告)日：2024-08-13

申请号：CN201910417914.0

申请日：2019-05-20

Applicant: 三星电子株式会社

Inventor： 李尚勋 ,  金成吉 ,  金智美 ,  申华彦 ,  李晙硕 ,  洪慧垠

IPC: H10B41/35 ,  H10B41/27 ,  H10B43/35 ,  H10B43/27

Abstract: 公开了一种三维半导体存储器器件及其制造方法。所述方法包括：在衬底上顺序地形成牺牲图案和源极导电层，在所述源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构，形成穿透所述模具结构的多个垂直结构，形成穿透所述模具结构的沟槽，在所述沟槽的侧壁上形成牺牲隔离物，移除所述牺牲图案以形成水平凹陷区，移除所述牺牲隔离物，以及形成填充所述水平凹陷区的源极导电图案。

公开(公告)号：CN110518014A

公开(公告)日：2019-11-29

申请号：CN201910417914.0

申请日：2019-05-20

Applicant: 三星电子株式会社

Inventor： 李尚勋 ,  金成吉 ,  金智美 ,  申华彦 ,  李晙硕 ,  洪慧垠

IPC: H01L27/11524 ,  H01L27/11556 ,  H01L27/1157 ,  H01L27/11582

Abstract: 公开了一种三维半导体存储器器件及其制造方法。所述方法包括：在衬底上顺序地形成牺牲图案和源极导电层，在所述源极导电层上形成包括多个绝缘层和多个牺牲层的模具结构，形成穿透所述模具结构的多个垂直结构，形成穿透所述模具结构的沟槽，在所述沟槽的侧壁上形成牺牲隔离物，移除所述牺牲图案以形成水平凹陷区，移除所述牺牲隔离物，以及形成填充所述水平凹陷区的源极导电图案。

公开(公告)号：CN110010613A

公开(公告)日：2019-07-12

申请号：CN201811493187.8

申请日：2018-12-07

Applicant: 三星电子株式会社

Inventor： 崔至薰 ,  金东谦 ,  金成吉 ,  金智美 ,  李相受 ,  洪慧垠

IPC: H01L27/11556

Abstract: 一种三维半导体存储器件，包括：电极结构，其包括垂直堆叠在半导体层上的电极；垂直半导体图案，其穿透电极结构并连接到半导体层；以及垂直绝缘图案，其在电极结构与垂直半导体图案之间。垂直绝缘图案包括在电极结构的侧壁上的侧壁部分以及沿着半导体层的顶表面的一部分从侧壁部分延伸的突起。垂直半导体图案包括：垂直沟道部分，其具有第一厚度并沿着垂直绝缘图案的侧壁部分延伸；以及接触部分，其从垂直沟道部分延伸并沿着垂直绝缘图案的突起和半导体层的顶表面共形地延伸。接触部分具有大于第一厚度的第二厚度。