公开(公告)号：CN109148463B

公开(公告)日：2023-11-28

申请号：CN201810626305.1

申请日：2018-06-15

Applicant: 三星电子株式会社

Inventor： 崔恩荣 ,  梁俊圭 ,  卢英辰 ,  安宰永 ,  梁在贤 ,  刘东哲 ,  崔宰浩

IPC: H10B43/30 ,  H10B43/27

Abstract: 多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。

公开(公告)号：CN116266990A

公开(公告)日：2023-06-20

申请号：CN202211604342.5

申请日：2022-12-13

Applicant: 三星电子株式会社

Inventor： 李炫姃 ,  崔宰浩 ,  崔韩梅

IPC: H10B43/40 ,  H10B43/27 ,  H10B41/41 ,  H10B41/27

Abstract: 提供了半导体器件和包括该半导体器件的电子系统。所述半导体器件包括：外围电路结构，位于衬底上；以及存储单元阵列，位于外围电路结构上，并且包括在与衬底的上表面基本垂直的第一方向上布置的多个存储单元，其中，外围电路结构包括：第一元件隔离层，位于衬底上并且限定第一有源区；沟道半导体层，位于第一有源区上并且包括处于比第一元件隔离层的上表面高的高度处的上表面；第一栅极结构，位于沟道半导体层上；第二元件隔离层，位于衬底上，限定第二有源区和第三有源区，并且包括处于比第一元件隔离层的上表面高的高度处的上表面；第二栅极结构，位于第二有源区上；以及第三栅极结构，位于第三有源区上。

公开(公告)号：CN109148463A

公开(公告)日：2019-01-04

申请号：CN201810626305.1

申请日：2018-06-15

Applicant: 三星电子株式会社

Inventor： 崔恩荣 ,  梁俊圭 ,  卢英辰 ,  安宰永 ,  梁在贤 ,  刘东哲 ,  崔宰浩

IPC: H01L27/11568 ,  H01L27/11582

CPC classification number: H01L29/513 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/11568

Abstract: 多个栅电极在垂直于衬底的上表面的方向上堆叠在衬底的上表面上。沟道区域穿过多个栅电极以垂直于衬底的上表面延伸。栅极介电层包括顺序地设置在沟道区域和多个栅电极之间的隧穿层、电荷存储层和阻挡层。电荷存储层包括多个掺杂元素原子和由多个掺杂元素原子生成的多个深能级陷阱。多个掺杂元素原子的浓度分布在电荷存储层的厚度方向上是不均匀的。