公开(公告)号：US20080163029A1

公开(公告)日：2008-07-03

申请号：US11864057

申请日：2007-09-28

申请人： Takahito Hirano ,  Takashi Miura ,  Iwao Yamazaki

发明人： Takahito Hirano ,  Takashi Miura ,  Iwao Yamazaki

IPC分类号： G11C29/00

CPC分类号： G06F11/1064 ,  G11C2029/0411

摘要： A correct error correction code can be generated even if a RAM error occurs before writing store data in cache memory (RAM) after confirming that cache line data for storage includes no errors. Before writing the store data, cache line data for storage is stored in a register, the store data is written to the cache memory, the stored contents of the register are merged with the store data, and an error correction code is generated for a result of the merger.

摘要翻译： 即使在确认存储的高速缓存行数据不包含错误之后，即使在将存储数据写入高速缓冲存储器（RAM）之前发生RAM错误，也可以生成正确的纠错码。 在写入存储数据之前，将用于存储的高速缓存行数据存储在寄存器中，将存储数据写入高速缓冲存储器，将存储的存储内容与存储数据合并，并产生纠错码用于结果 的合并。

公开(公告)号：US08533565B2

公开(公告)日：2013-09-10

申请号：US12654442

申请日：2009-12-18

申请人： Takashi Miura ,  Iwao Yamazaki ,  Takahito Hirano

发明人： Takashi Miura ,  Iwao Yamazaki ,  Takahito Hirano

IPC分类号： G11C29/00

CPC分类号： G06F12/0804 ,  G06F11/1064 ,  G06F12/0855 ,  G06F2212/1032

摘要： A cache memory controlling unit includes a plurality of STBs for maintaining 8-byte store data received from an execution unit, a plurality of WBs, a DATA-RAM, an FCDR, and an ECC-RAM. The cache memory controlling unit having such a structure obtains data-not-to-be-stored from the DATA-RAM, stores the obtained data in the FCDR, and merges the stored data with data-to-be-stored in the store data output from the execution unit and stored in the STBs or the WBs to generate new store data. The cache memory controlling unit then writes the generated new store data in the DATA-RAM, generates an ECC from the new store data, and writes the ECC in the ECC-RAM.

摘要翻译： 高速缓冲存储器控制单元包括用于维持从执行单元，多个WB，DATA-RAM，FCDR和ECC-RAM接收的8字节存储数据的多个STB。 具有这种结构的高速缓冲存储器控制单元从DATA-RAM获得不被存储的数据，将获得的数据存储在FCDR中，并将存储的数据与要存储在存储数据中的数据合并 从执行单元输出并存储在STB或WB中以生成新的存储数据。 然后，高速缓冲存储器控制单元将所生成的新的存储数据写入DATA-RAM，从新的存储数据生成ECC，并将ECC写入ECC-RAM。

公开(公告)号：US08127205B2

公开(公告)日：2012-02-28

申请号：US11864057

申请日：2007-09-28

申请人： Takahito Hirano ,  Takashi Miura ,  Iwao Yamazaki

发明人： Takahito Hirano ,  Takashi Miura ,  Iwao Yamazaki

IPC分类号： G11C29/00

CPC分类号： G06F11/1064 ,  G11C2029/0411

摘要： A correct error correction code can be generated even if a RAM error occurs before writing store data in cache memory (RAM) after confirming that cache line data for storage includes no errors. Before writing the store data, cache line data for storage is stored in a register, the store data is written to the cache memory, the stored contents of the register are merged with the store data, and an error correction code is generated for a result of the merger.

摘要翻译： 即使在确认存储的高速缓存行数据不包含错误之后，即使在将存储数据写入高速缓冲存储器（RAM）之前发生RAM错误，也可以生成正确的纠错码。 在写入存储数据之前，将用于存储的高速缓存行数据存储在寄存器中，将存储数据写入高速缓冲存储器，将存储的存储内容与存储数据合并，并产生纠错码用于结果 的合并。

公开(公告)号：US20100107038A1

公开(公告)日：2010-04-29

申请号：US12654442

申请日：2009-12-18

申请人： Takashi Miura ,  Iwao Yamazaki ,  Takahito Hirano

发明人： Takashi Miura ,  Iwao Yamazaki ,  Takahito Hirano

IPC分类号： H03M13/05 ,  G06F11/10 ,  G06F12/08

CPC分类号： G06F12/0804 ,  G06F11/1064 ,  G06F12/0855 ,  G06F2212/1032

摘要： A cache memory controlling unit includes a plurality of STBs for maintaining 8-byte store data received from an execution unit, a plurality of WBs, a DATA-RAM, an FCDR, and an ECC-RAM. The cache memory controlling unit having such a structure obtains data-not-to-be-stored from the DATA-RAM, stores the obtained data in the FCDR, and merges the stored data with data-to-be-stored in the store data output from the execution unit and stored in the STBs or the WBs to generate new store data. The cache memory controlling unit then writes the generated new store data in the DATA-RAM, generates an ECC from the new store data, and writes the ECC in the ECC-RAM.

摘要翻译： 高速缓冲存储器控制单元包括用于维持从执行单元，多个WB，DATA-RAM，FCDR和ECC-RAM接收的8字节存储数据的多个STB。 具有这种结构的高速缓冲存储器控制单元从DATA-RAM获得不被存储的数据，将所获得的数据存储在FCDR中，并将存储的数据与要存储在存储数据中的数据合并 从执行单元输出并存储在STB或WB中以生成新的存储数据。 然后，高速缓冲存储器控制单元将所生成的新的存储数据写入DATA-RAM，从新的存储数据生成ECC，并将ECC写入ECC-RAM。

公开(公告)号：US08856478B2

公开(公告)日：2014-10-07

申请号：US12929027

申请日：2010-12-22

申请人： Takahito Hirano ,  Iwao Yamazaki

发明人： Takahito Hirano ,  Iwao Yamazaki

IPC分类号： G06F12/00 ,  G06F12/08 ,  G06F9/30 ,  G06F9/38

CPC分类号： G06F12/0804 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3824 ,  G06F12/0859

摘要： A processor holds, in a plurality of respective cache lines, part of data held in a main memory unit. The processor also holds, in the plurality of respective cache lines, a tag address used to search for the data held in the cache lines and a flag indicating the validity of the data held in the cache lines. The processor executes a cache line fill instruction on a cache line corresponding to a specified address. Upon execution of the cache line fill instruction, the processor registers predetermined data in the cache line of the cache memory unit which has a tag address corresponding to the specified address and validates a flag in the cache line having the tag address corresponding to the specified address.

摘要翻译： 处理器在多个相应的高速缓存行中保存保存在主存储器单元中的数据的一部分。 处理器还在多个相应的高速缓存行中保持用于搜索保存在高速缓存行中的数据的标签地址以及指示保存在高速缓存行中的数据的有效性的标志。 处理器在对应于指定地址的高速缓存行上执行高速缓存行填充指令。 在执行高速缓存线填充指令时，处理器将高速缓存存储器单元的高速缓存行中的预定数据寄存在具有与指定地址相对应的标签地址的位置，并且在具有对应于指定地址的标签地址的高速缓存行中进行验证 。

公开(公告)号：US20060026382A1

公开(公告)日：2006-02-02

申请号：US10986891

申请日：2004-11-15

申请人： Takahito Hirano ,  Iwao Yamazaki ,  Tsuyoshi Motokurumada

发明人： Takahito Hirano ,  Iwao Yamazaki ,  Tsuyoshi Motokurumada

IPC分类号： G06F12/10 ,  G06F12/00

CPC分类号： G06F12/1036 ,  G06F12/1045

摘要： The present invention comprises, for enabling sharing an address translation buffer (TLB=Translation Lookaside Buffer) between plural threads without generating undesirable multi-hits in an information processor which operates in multi-thread mode, an address translation buffer for storing address translation pairs and thread information, a retriever for retrieving an address translation pair of a virtual addresses identical to said virtual address from the address translation buffer for translating the virtual address into a physical address, a determination unit for determining, when plural addresses translation pairs are retrieved by the retriever, whether or not two or more of said thread information are identical among plural thread information corresponding to plural address translation pairs, and a multi-hit controller for suppressing output of multi-hits and directing execution of address translation if the thread information are determined to be different according to the determination unit.

摘要翻译： 本发明包括：用于在多个线程之间共享地址转换缓冲器（TLB = Translation Lookaside Buffer），而不在多线程模式下操作的信息处理器中产生不期望的多命中;地址转换缓冲器，用于存储地址转换对， 线程信息，用于从地址转换缓冲器检索与所述虚拟地址相同的虚拟地址的地址转换对用于将虚拟地址转换为物理地址的检索器;确定单元，用于当多个地址转换对由 检索者，对应于多个地址转换对的多个线程信息中的两个或更多个所述线程信息是否相同;以及多命中控制器，用于抑制多命中的输出并且如果线程信息被确定则指示执行地址转换 根据不同而不同 授权单位

公开(公告)号：US20110161600A1

公开(公告)日：2011-06-30

申请号：US12929027

申请日：2010-12-22

申请人： Takahito Hirano ,  Iwao Yamazaki

发明人： Takahito Hirano ,  Iwao Yamazaki

IPC分类号： G06F12/08

CPC分类号： G06F12/0804 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/3824 ,  G06F12/0859

摘要： A processor holds, in a plurality of respective cache lines, part of data held in a main memory unit. The processor also holds, in the plurality of respective cache lines, a tag address used to search for the data held in the cache lines and a flag indicating the validity of the data held in the cache lines. The processor executes a cache line fill instruction on a cache line corresponding to a specified address. Upon execution of the cache line fill instruction, the processor registers predetermined data in the cache line of the cache memory unit which has a tag address corresponding to the specified address and validates a flag in the cache line having the tag address corresponding to the specified address.

摘要翻译： 处理器在多个相应的高速缓存行中保存保存在主存储器单元中的数据的一部分。 处理器还在多个相应的高速缓存行中保持用于搜索保存在高速缓存行中的数据的标签地址以及指示保存在高速缓存行中的数据的有效性的标志。 处理器在对应于指定地址的高速缓存行上执行高速缓存行填充指令。 在执行高速缓存线填充指令时，处理器将高速缓存存储器单元的高速缓存行中的预定数据寄存在具有与指定地址相对应的标签地址的位置，并且在具有对应于指定地址的标签地址的高速缓存行中进行验证 。

公开(公告)号：US07617379B2

公开(公告)日：2009-11-10

申请号：US10986891

申请日：2004-11-15

申请人： Takahito Hirano ,  Iwao Yamazaki ,  Tsuyoshi Motokurumada

发明人： Takahito Hirano ,  Iwao Yamazaki ,  Tsuyoshi Motokurumada

IPC分类号： G06F12/10

CPC分类号： G06F12/1036 ,  G06F12/1045

摘要： The present invention comprises, for enabling sharing an address translation buffer (TLB=Translation Lookaside Buffer) between plural threads without generating undesirable multi-hits in an information processor which operates in multi-thread mode, an address translation buffer for storing address translation pairs and thread information, a retriever for retrieving an address translation pair of a virtual addresses identical to said virtual address from the address translation buffer for translating the virtual address into a physical address, a determination unit for determining, when plural addresses translation pairs are retrieved by the retriever, whether or not two or more of said thread information are identical among plural thread information corresponding to plural address translation pairs, and a multi-hit controller for suppressing output of multi-hits and directing execution of address translation if the thread information are determined to be different according to the determination unit.

摘要翻译： 本发明包括：用于在多个线程之间共享地址转换缓冲器（TLB = Translation Lookaside Buffer），而不在多线程模式下操作的信息处理器中产生不期望的多命中;地址转换缓冲器，用于存储地址转换对， 线程信息，用于从地址转换缓冲器检索与所述虚拟地址相同的虚拟地址的地址转换对用于将虚拟地址转换为物理地址的检索器;确定单元，用于当多个地址转换对由 检索者，对应于多个地址转换对的多个线程信息中的两个或更多个所述线程信息是否相同;以及多命中控制器，用于抑制多命中的输出并且如果线程信息被确定则指示执行地址转换 根据不同而不同 授权单位

公开(公告)号：US20080294961A1

公开(公告)日：2008-11-27

申请号：US12219727

申请日：2008-07-28

申请人： Takahito Hirano

发明人： Takahito Hirano

IPC分类号： H03M13/00

CPC分类号： G11C11/413 ,  G06F11/1064 ,  G06F12/0802

摘要： A reading apparatus reads data from a storage device based on which an error correcting code is to be generated. An error determining unit reads the data from the storage device, and determines whether a read error has occurred in the data. A reading unit re-reads, when the error determining unit determines that a read error has occurred in the data, the same data from the storage device.

摘要翻译： 读取装置从存储装置读取要生成纠错码的数据。 错误确定单元从存储装置读取数据，并确定数据中是否发生读取错误。 当错误确定单元确定数据中已经发生读取错误时，读取单元重新读取与存储设备相同的数据。

公开(公告)号：US08806318B2

公开(公告)日：2014-08-12

申请号：US13562707

申请日：2012-07-31

申请人： Takahito Hirano

发明人： Takahito Hirano

IPC分类号： G06F7/02 ,  G06F11/07 ,  G06F11/10 ,  G06F11/16 ,  G11C29/00

CPC分类号： G06F11/073 ,  G06F11/0751 ,  G06F11/0763 ,  G06F11/1024 ,  G06F11/167 ,  G11C29/00 ,  G11C29/789

摘要： A fault analyzing circuit has: a comparing circuit to compare fault data stored in a storage area with a fault being caused with data of an alternation register; and a position identifying circuit to identify an error bit position from data of a comparative result of the comparing circuit.

摘要翻译： 故障分析电路具有：比较电路，用于将存储在存储区域中的故障数据与由交替寄存器的数据引起的故障进行比较; 以及位置识别电路，用于根据比较电路的比较结果的数据来识别错误位位置。