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    CLOCK GATING CIRCUITS AND CIRCUIT ARRANGEMENTS INCLUDING CLOCK GATING CIRCUITS
    1.
    发明申请
    CLOCK GATING CIRCUITS AND CIRCUIT ARRANGEMENTS INCLUDING CLOCK GATING CIRCUITS 审中-公开
    时钟增益电路和电路安排，包括时钟增益电路

    公开(公告)号：US20160077544A1

    公开(公告)日：2016-03-17

    申请号：US14488588

    申请日：2014-09-17

    申请人： Taiwan Semiconductor Manufacturing Company, Ltd.

    发明人： Jiann-Tyng Tzeng ,  Meng-Hung Shen ,  Yi-Feng Chen ,  Charles Chew-Yuen Young

    IPC分类号： G06F1/08

    CPC分类号： G06F1/10

    摘要： Clock gating circuits may include: a first inverter; a first switch having a first terminal and a second terminal, the first terminal of the first switch coupled to an output of the first inverter; a feedback circuit having an input-output terminal, the input-output terminal of the feedback circuit coupled to the second terminal of the first switch; and a first logic gate having a first input terminal and a second input terminal, the first input terminal coupled to the input-output terminal of the feedback circuit, the second input terminal electrically connected to receive a master clock signal.

    摘要翻译： 时钟选通电路可以包括：第一反相器; 具有第一端子和第二端子的第一开关，所述第一开关的第一端子耦合到所述第一反相器的输出; 具有输入输出端子的反馈电路，所述反馈电路的输入输出端子耦合到所述第一开关的第二端子; 以及具有第一输入端和第二输入端的第一逻辑门，所述第一输入端耦合到所述反馈电路的输入输出端，所述第二输入端电连接以接收主时钟信号。

    Clock circuit and method of operating the same
    2.
    发明授权
    Clock circuit and method of operating the same 有权
    时钟电路及其操作方法

    公开(公告)号：US09442510B2

    公开(公告)日：2016-09-13

    申请号：US14613817

    申请日：2015-02-04

    申请人： TAIWAN SEMICONDUCTOR MANUFACTURING COMPANY, LTD.

    发明人： Jiann-Tyng Tzeng ,  Meng-Hung Shen ,  Yi-Feng Chen ,  Charles Chew-Yuen Young

    IPC分类号： G06F1/04 ,  G06F1/12 ,  H03K19/20

    CPC分类号： H03K19/20 ,  G06F1/04 ,  G06F1/10

    摘要： A clock gating circuit includes a first transistor, a first inverter and a second transistor. A first terminal of the first transistor receives a clock input signal. A second terminal of the first transistor is coupled to a first node. The first transistor adjusts a voltage of the first node to a first voltage based on the clock input signal. The first inverter is coupled to the first node and receives the voltage of the first node, and outputs a clock output signal. A first terminal of the second transistor receives the clock input signal. A second terminal of the second transistor is coupled to the first node and a second node. The second transistor adjusts the voltage of the first node or the second node to the second voltage, based on the clock input signal.

    摘要翻译： 时钟选通电路包括第一晶体管，第一反相器和第二晶体管。 第一晶体管的第一端接收时钟输入信号。 第一晶体管的第二端子耦合到第一节点。 第一晶体管基于时钟输入信号将第一节点的电压调整到第一电压。 第一反相器耦合到第一节点并接收第一节点的电压，并输出时钟输出信号。 第二晶体管的第一端子接收时钟输入信号。 第二晶体管的第二端子耦合到第一节点和第二节点。 第二晶体管基于时钟输入信号将第一节点或第二节点的电压调整到第二电压。