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    Power management for systems on a chip
    1.
    发明授权
    Power management for systems on a chip 有权
    电源管理芯片上的系统

    公开(公告)号：US08892921B2

    公开(公告)日：2014-11-18

    申请号：US13553469

    申请日：2012-07-19

    申请人： Chen-Yong Cher ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    发明人： Chen-Yong Cher ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    IPC分类号： G06F1/32 ,  G06F1/00

    CPC分类号： G06F1/00 ,  Y02D10/124

    摘要： A method for controlling a multitasking microprocessor system includes monitoring the multitasking microprocessor system connected to an interconnect, the monitoring comprising monitoring performance of a plurality of processing units forming a producer-consumer system on the interconnect, and issuing commands to the plurality of processing units to provide operations and power distributions to the plurality of processing units such that the performance and power modes are assigned to the plurality of processing units based on the monitoring.

    摘要翻译： 一种用于控制多任务微处理器系统的方法包括监视连接到互连的多任务微处理器系统，所述监视包括监视在互连上形成生产者 - 消费者系统的多个处理单元的性能，以及向多个处理单元发出命令 向多个处理单元提供操作和功率分布，使得基于监视将性能和功率模式分配给多个处理单元。

    Power Management for Systems On a Chip
    2.
    发明申请
    Power Management for Systems On a Chip 有权
    电源管理系统芯片

    公开(公告)号：US20110191603A1

    公开(公告)日：2011-08-04

    申请号：US12700513

    申请日：2010-02-04

    申请人： Chen-Yong Cher ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    发明人： Chen-Yong Cher ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    IPC分类号： G06F1/00

    CPC分类号： G06F1/00 ,  Y02D10/124

    摘要： A system for controlling a multitasking microprocessor system includes an interconnect, a plurality of processing units connected to the interconnect forming a single-source, single-sink flow network, wherein the plurality of processing units pass data between one another from the single-source to the single-sink, and a monitor connected to the interconnect for monitoring a portion of a resource consumed by each of the plurality of processing units and for controlling the plurality of processing units according to a predetermined budget for the resource to control a data overflow condition, wherein the monitor controls performance and power modes of the plurality of processing units.

    摘要翻译： 用于控制多任务微处理器系统的系统包括互连，连接到形成单源单一信宿流网络的互连的多个处理单元，其中所述多个处理单元将数据从单一源传递到 所述单个接收器和连接到所述互连的监视器，用于监视所述多个处理单元中的每一个所消耗的资源的一部分，并且用于根据所述资源的预定预算控制所述多个处理单元以控制数据溢出条件 ，其中所述监视器控制所述多个处理单元的性能和功率模式。

    Power management for systems on a chip
    3.
    发明授权
    Power management for systems on a chip 有权
    电源管理芯片上的系统

    公开(公告)号：US08312305B2

    公开(公告)日：2012-11-13

    申请号：US12700513

    申请日：2010-02-04

    申请人： Chen Yong Cher ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    发明人： Chen Yong Cher ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    IPC分类号： G06F1/32

    CPC分类号： G06F1/00 ,  Y02D10/124

    摘要： A system for controlling a multitasking microprocessor system includes an interconnect, a plurality of processing units connected to the interconnect forming a single-source, single-sink flow network, wherein the plurality of processing units pass data between one another from the single-source to the single-sink, and a monitor connected to the interconnect for monitoring a portion of a resource consumed by each of the plurality of processing units and for controlling the plurality of processing units according to a predetermined budget for the resource to control a data overflow condition, wherein the monitor controls performance and power modes of the plurality of processing units.

    摘要翻译： 用于控制多任务微处理器系统的系统包括互连，连接到形成单源单一信宿流网络的互连的多个处理单元，其中所述多个处理单元将数据从单一源传递到 所述单个接收器和连接到所述互连的监视器，用于监视所述多个处理单元中的每一个所消耗的资源的一部分，并且用于根据所述资源的预定预算控制所述多个处理单元以控制数据溢出条件 ，其中所述监视器控制所述多个处理单元的性能和功率模式。

    POWER MANAGEMENT FOR SYSTEMS ON A CHIP
    4.
    发明申请
    POWER MANAGEMENT FOR SYSTEMS ON A CHIP 有权
    芯片系统的电源管理

    公开(公告)号：US20120284542A1

    公开(公告)日：2012-11-08

    申请号：US13553469

    申请日：2012-07-19

    申请人： CHEN-YONG CHER ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    发明人： CHEN-YONG CHER ,  Tejas S. Karkhanis ,  Srinivasan Ramani

    IPC分类号： G06F1/00

    CPC分类号： G06F1/00 ,  Y02D10/124

    摘要： A method for controlling a multitasking microprocessor system includes monitoring the multitasking microprocessor system connected to an interconnect, the monitoring comprising monitoring performance of a plurality of processing units forming a producer-consumer system on the interconnect, and issuing commands to the plurality of processing units to provide operations and power distributions to the plurality of processing units such that the performance and power modes are assigned to the plurality of processing units based on the monitoring.

    摘要翻译： 一种用于控制多任务微处理器系统的方法包括监视连接到互连的多任务微处理器系统，所述监视包括监视在互连上形成生产者 - 消费者系统的多个处理单元的性能，以及向多个处理单元发出命令 向多个处理单元提供操作和功率分布，使得基于监视将性能和功率模式分配给多个处理单元。

    Store-to-load forwarding mechanism for processor runahead mode operation
    7.
    发明授权
    Store-to-load forwarding mechanism for processor runahead mode operation 失效
    存储到负载转发机制，用于处理器跑头模式操作

    公开(公告)号：US08639886B2

    公开(公告)日：2014-01-28

    申请号：US12364984

    申请日：2009-02-03

    申请人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

    发明人： Gordon Bell ,  Anil Krishna ,  Srinivasan Ramani

    IPC分类号： G06F12/08

    CPC分类号： G06F12/0875 ,  G06F9/3826 ,  G06F9/3834 ,  G06F9/3857

    摘要： A system and method to optimize runahead operation for a processor without use of a separate explicit runahead cache structure. Rather than simply dropping store instructions in a processor runahead mode, store instructions write their results in an existing processor store queue, although store instructions are not allowed to update processor caches and system memory. Use of the store queue during runahead mode to hold store instruction results allows more recent runahead load instructions to search retired store queue entries in the store queue for matching addresses to utilize data from the retired, but still searchable, store instructions. Retired store instructions could be either runahead store instructions retired, or retired store instructions that executed before entering runahead mode.

    摘要翻译： 一种用于在不使用单独的显式跑道缓存结构的情况下优化处理器的跑步头操作的系统和方法。 尽管存储指令不允许更新处理器缓存和系统存储器，但存储指令将其结果写入现有的处理器存储队列中，而不是简单地将存储指令放在处理器跑头模式中。 在跑步模式期间使用存储队列来保存存储指令结果允许更多的最新跑步加载指令来搜索存储队列中的退出存储队列条目以匹配地址以利用来自已退休但仍可搜索的存储指令的数据。 退休存储指令可以是退出存储指令退出，或退出存储指令，在进入排头模式之前执行。

    DATA REORGANIZATION IN NON-UNIFORM CACHE ACCESS CACHES
    8.
    发明申请
    DATA REORGANIZATION IN NON-UNIFORM CACHE ACCESS CACHES 有权
    非均匀缓存访问缓存中的数据重组

    公开(公告)号：US20100274973A1

    公开(公告)日：2010-10-28

    申请号：US12429754

    申请日：2009-04-24

    申请人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Anil Krishna ,  Srinivasan Ramani

    发明人： Ganesh Balakrishnan ,  Gordon B. Bell ,  Anil Krishna ,  Srinivasan Ramani

    IPC分类号： G06F12/08 ,  G06F12/00

    CPC分类号： G06F12/0846 ,  G06F12/0811

    摘要： Embodiments that dynamically reorganize data of cache lines in non-uniform cache access (NUCA) caches are contemplated. Various embodiments comprise a computing device, having one or more processors coupled with one or more NUCA cache elements. The NUCA cache elements may comprise one or more banks of cache memory, wherein ways of the cache are horizontally distributed across multiple banks. To improve access latency of the data by the processors, the computing devices may dynamically propagate cache lines into banks closer to the processors using the cache lines. To accomplish such dynamic reorganization, embodiments may maintain “direction” bits for cache lines. The direction bits may indicate to which processor the data should be moved. Further, embodiments may use the direction bits to make cache line movement decisions.

    摘要翻译： 预期在非均匀缓存访问（NUCA）高速缓存中动态地重组高速缓存线的数据的实施例。 各种实施例包括具有与一个或多个NUCA高速缓存元件耦合的一个或多个处理器的计算设备。 NUCA高速缓存元件可以包括一个或多个高速缓冲存储器组，其中高速缓存的方式在多个存储体之间水平分布。 为了改善处理器对数据的访问等待时间，计算设备可以使用高速缓存行来将缓存线路动态地传播到更靠近处理器的存储体中。 为了实现这种动态重组，实施例可以保持高速缓存行的“方向”位。 方向位可以指示哪个处理器应该移动数据。 此外，实施例可以使用方向位来进行高速缓存行移动决定。

    Architectural level throughput based power modeling methodology and apparatus for pervasively clock-gated processor cores
    9.
    发明申请
    Architectural level throughput based power modeling methodology and apparatus for pervasively clock-gated processor cores 有权
    基于建筑级吞吐量的功率建模方法和设备，用于普及时钟门控处理器内核

    公开(公告)号：US20060080625A1

    公开(公告)日：2006-04-13

    申请号：US10960730

    申请日：2004-10-07

    申请人： Pradip Bose ,  Tejas Karkhanis ,  Srinivasan Ramani ,  Malcolm Ware ,  Ken Vu

    发明人： Pradip Bose ,  Tejas Karkhanis ,  Srinivasan Ramani ,  Malcolm Ware ,  Ken Vu

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5022 ,  G06F2217/78

    摘要： A method, system, and apparatus for estimating the power dissipated by a processor core processing a workload, where the method includes analyzing a reference test case to generate a reference workload characteristic. Analyzing an actual workload to generate an actual workload characteristic. Performing a power analysis for the reference test case to establish a reference power dissipation value. Estimating an actual workload power dissipation value responsive to the actual and reference workload characteristics and the reference power dissipation value

    摘要翻译： 一种用于估计由处理器核心处理工作负载消耗的功率的方法，系统和装置，其中所述方法包括分析参考测试用例以生成参考工作负载特性。 分析实际工作负载以生成实际工作负载特性。 对参考测试用例进行功率分析，建立参考功耗值。 根据实际和参考工作负载特性以及参考功耗值估算实际工作负载功耗值