公开(公告)号：US09455036B1

公开(公告)日：2016-09-27

申请号：US14868363

申请日：2015-09-28

申请人： Adesto Technologies Corporation

发明人： Ed McKernan ,  Malcolm Wing ,  Ravi Sunkavalli

IPC分类号： G11C11/34 ,  G11C14/00 ,  G11C13/00 ,  G11C11/408

CPC分类号： G11C14/0045 ,  G11C11/005 ,  G11C11/401 ,  G11C11/408 ,  G11C11/409 ,  G11C11/4096 ,  G11C13/0011 ,  G11C13/0023 ,  G11C13/0069 ,  G11C14/00

摘要： A system can include a first memory section comprising a plurality of volatile memory cells; a second memory section comprising a plurality of nonvolatile memory cells; a first data path configured to transfer data between the first and second memory sections; an interface circuit coupled to receive access commands and address values, the interface circuit configured to determine if a data transfer operation is occurring in the device, and if the data transfer operation is occurring, accessing the address in the first memory section or accessing a location in the second memory section based on a select value, and if the data transfer operation is not occurring, accessing the address in the first memory section; and a compare circuit configured to compare a received address to a predetermined value to generate the select value.

摘要翻译： 系统可以包括包括多个易失性存储器单元的第一存储器部分; 第二存储器部分，包括多个非易失性存储器单元; 第一数据路径，被配置为在所述第一和第二存储器部分之间传送数据; 接口电路，其被接收以接收访问命令和地址值，所述接口电路被配置为确定所述设备中是否正在发生数据传送操作，并且如果所述数据传送操作正在发生，则访问所述第一存储器部分中的地址或访问位置 在第二存储器部分中基于选择值，并且如果没有发生数据传送操作，则访问第一存储器部分中的地址; 以及比较电路，被配置为将接收到的地址与预定值进行比较以生成所述选择值。

公开(公告)号：US09147464B1

公开(公告)日：2015-09-29

申请号：US13846539

申请日：2013-03-18

申请人： Adesto Technologies Corporation

发明人： Ed McKernan ,  Malcolm Wing ,  Ravi Sunkavalli

IPC分类号： G11C11/24 ,  G11C11/409 ,  G11C13/00

CPC分类号： G11C14/0045 ,  G11C11/005 ,  G11C11/401 ,  G11C11/408 ,  G11C11/409 ,  G11C11/4096 ,  G11C13/0011 ,  G11C13/0023 ,  G11C13/0069 ,  G11C14/00

摘要： A system can include a first memory section comprising a plurality of volatile memory cells accessible via a first data path having a first bit width; a second memory section comprising a plurality of programmable impedance memory cells, each having at least one solid electrolyte layer; and a second data path configured to transfer data between the first and second memory sections independent of the first data path, the second data path having a greater bit width than the first data path.

摘要翻译： 系统可以包括第一存储器部分，其包括经由具有第一位宽度的第一数据路径可访问的多个易失性存储器单元; 第二存储器部分，其包括多个可编程阻抗存储单元，每个可编程阻抗存储单元具有至少一个固体电解质层; 以及第二数据路径，被配置为独立于第一数据路径在第一和第二存储器段之间传送数据，第二数据路径具有比第一数据路径更大的位宽度。