公开(公告)号：US08127152B2

公开(公告)日：2012-02-28

申请号：US10993046

申请日：2004-11-19

申请人： Richard M. Barth ,  Ely K. Tsern ,  Craig E. Hampel ,  Frederick A. Ware ,  Todd W. Bystrom ,  Bradley A. May ,  Paul G. Davis

发明人： Richard M. Barth ,  Ely K. Tsern ,  Craig E. Hampel ,  Frederick A. Ware ,  Todd W. Bystrom ,  Bradley A. May ,  Paul G. Davis

IPC分类号： G06F1/00 ,  G06F13/00

CPC分类号： G11C7/1072 ,  G06F1/3225 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4239 ,  G11C7/20 ,  G11C8/12 ,  G11C11/4072 ,  G11C11/4074 ,  G11C11/4076 ,  G11C2207/2227 ,  G11C2207/2254 ,  Y02D10/151

摘要： Methods of operation of a memory device and system are provided in embodiments. Initialization operations are conducted at a first frequency of operation during an initialization sequence. Memory access operations are then performed at a second frequency of operation. The second frequency of operation is higher than the first frequency of operation. Also, the memory access operations include a read operation and a write operation. In an embodiment, information that represents the first frequency of operation and the second frequency of operation is read from a serial presence detect device.

摘要翻译： 在实施例中提供了存储器件和系统的操作方法。 初始化操作在初始化序列期间以第一操作频率进行。 然后在第二操作频率下执行存储器存取操作。 第二个操作频率高于第一个操作频率。 此外，存储器访问操作包括读取操作和写入操作。 在实施例中，从串行存在检测装置读取表示第一操作频率和第二操作频率的信息。

公开(公告)号：US20120005437A1

公开(公告)日：2012-01-05

申请号：US13230741

申请日：2011-09-12

申请人： Richard M. Barth ,  Frederick A. Ware ,  Donald C. Stark ,  Craig E. Hampel ,  Paul G. Davis ,  Abhijit M. Abhyankar ,  James A. Gasbarro ,  David Nguyen

发明人： Richard M. Barth ,  Frederick A. Ware ,  Donald C. Stark ,  Craig E. Hampel ,  Paul G. Davis ,  Abhijit M. Abhyankar ,  James A. Gasbarro ,  David Nguyen

IPC分类号： G06F12/00

CPC分类号： G11C7/22 ,  G11C7/1006 ,  G11C7/12 ,  G11C8/12 ,  G11C8/18 ,  G11C11/406 ,  G11C11/40611 ,  G11C11/4076 ,  G11C11/4093 ,  G11C11/4096 ,  G11C2207/2218

摘要： A memory controller has an interface to convey, over a first set of interconnect resources: a first command that specifies activation of a row of memory cells, a second command that specifies a write operation directed to the row of memory cells, a bit that specifies whether precharging will occur in connection with the write operation, a code that specifies whether data mask information will be issued in connection with the write operation, and if the code specifies that data mask information will be issued, data mask information that specifies whether to selectively write portions of write data associated with the write operation. The memory controller interface further conveys, over a second set of interconnect resources, separate from the first set of interconnect resource, the write data.

摘要翻译： 存储器控制器具有在第一组互连资源上传送指定激活一行存储器单元的第一命令的接口，指定针对存储器单元行的写操作的第二命令，指定 是否与写入操作相关地进行预充电，指定是否将与写入操作相关联地发布数据掩码信息的代码，以及如果代码指定将发出数据掩码信息的数据掩码信息，指定是否选择性地 写入与写入操作相关联的写入数据的部分。 存储器控制器接口还通过第二组互连资源与第一组互连资源（写入数据）分离。

公开(公告)号：US07574616B2

公开(公告)日：2009-08-11

申请号：US10944320

申请日：2004-09-17

申请人： Richard M. Barth ,  Ely K. Tsern ,  Craig E. Hampel ,  Frederick A. Ware ,  Todd W. Bystrom ,  Bradley A. May ,  Paul G. Davis

发明人： Richard M. Barth ,  Ely K. Tsern ,  Craig E. Hampel ,  Frederick A. Ware ,  Todd W. Bystrom ,  Bradley A. May ,  Paul G. Davis

IPC分类号： G06F1/26

CPC分类号： G11C7/1072 ,  G06F1/3225 ,  G06F13/1689 ,  G06F13/1694 ,  G06F13/4239 ,  G11C7/20 ,  G11C8/12 ,  G11C11/4072 ,  G11C11/4074 ,  G11C11/4076 ,  G11C2207/2227 ,  G11C2207/2254 ,  Y02D10/151

摘要： A memory device including an array of memory cells, and a register circuit to store a value representative of a period of time to elapse before the memory device is ready to receive a command when recovering from a power down mode is provided in an embodiment. The command specifies an access to the array of memory cells. A delay lock loop circuit synchronizes data transfers using an external clock signal. The delay lock loop circuit reacquires synchronization with the external clock signal during the period of time.

摘要翻译： 在一个实施例中，提供了一种包括存储器单元阵列的存储器件以及用于存储表示在从掉电模式恢复之前存储器件准备好接收命令之前经过一段时间的值的寄存器电路。 该命令指定对存储单元阵列的访问。 延迟锁定环路电路使用外部时钟信号同步数据传输。 延迟锁定环路电路在一段时间内重新获得与外部时钟信号的同步。

公开(公告)号：US07565468B2

公开(公告)日：2009-07-21

申请号：US11929974

申请日：2007-10-30

申请人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

发明人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

IPC分类号： G06F13/00 ,  G05F1/10

CPC分类号： G06F13/4291 ,  G06F3/061 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0658 ,  G06F3/0661 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/1081 ,  G06F13/102 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/4072 ,  G06F13/4086 ,  G06F13/4234 ,  G06F13/4243 ,  G06F2206/1014 ,  G06F2212/7201 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C16/32 ,  G11C19/00 ,  H03K19/00384 ,  H03K19/018585

摘要： An integrated circuit device includes an output driver, a first register to store a value representative of a drive strength setting of the output driver, wherein the value is determined based on information stored in a supplemental memory device external to the integrated circuit memory device, and a transmitter circuit configurable to receive the value representative of a drive strength setting of the output driver. The output driver is configurable to output data synchronously with respect to an external clock signal.

摘要翻译： 集成电路装置包括输出驱动器，第一寄存器，用于存储代表输出驱动器的驱动强度设置的值，其中该值基于存储在集成电路存储器件外部的补充存储器件中的信息确定，以及 发射机电路可配置为接收代表输出驱动器的驱动强度设置的值。 输出驱动器可配置为相对于外部时钟信号同步输出数据。

公开(公告)号：US07349279B2

公开(公告)日：2008-03-25

申请号：US11562856

申请日：2006-11-22

申请人： Ely K. Tsern ,  Richard M. Barth ,  Paul G. Davis ,  Craig E. Hampel

发明人： Ely K. Tsern ,  Richard M. Barth ,  Paul G. Davis ,  Craig E. Hampel

IPC分类号： G11C7/00

CPC分类号： G11C11/40618 ,  G11C8/08 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4085 ,  G11C2211/4061 ,  G11C2211/4067

摘要： A dynamic random access memory device includes banks of dynamic memory cells. The device performs a refresh operation in response to receiving a self refresh command, by refreshing rows of the memory cells located in each of the banks. Further, a refresh frequency for the refresh operation is selected such that the refresh frequency is minimized to conserve power consumed by the memory device while being sufficient to refresh the rows of the memory cells.

摘要翻译： 动态随机存取存储器件包括一组动态存储器单元。 响应于接收到自刷新命令，设备通过刷新位于每个存储体中的存储单元的行来执行刷新操作。 此外，选择刷新操作的刷新频率使得刷新频率最小化以节省存储器件消耗的功率，同时足以刷新存储器单元的行。

公开(公告)号：US07337294B2

公开(公告)日：2008-02-26

申请号：US11609135

申请日：2006-12-11

申请人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

发明人： Bruno Werner Garlepp ,  Pak Shing Chau ,  Kevin S. Donnelly ,  Clemenz Portmann ,  Donald C. Stark ,  Stefanos Sidiropoulos ,  Richard M. Barth ,  Paul G. Davis ,  Ely K. Tsern

IPC分类号： G06F13/16

CPC分类号： G11C7/1048 ,  G06F13/1689 ,  G11C7/22 ,  G11C7/222 ,  G11C2207/2254

摘要： A method and apparatus for adjusting the performance of a memory system is provided. A memory system comprises a master device and a slave device. A memory channel couples the master device to the slave device such that the slave device receives the system operating information from the master device via the memory channel. The slave device further includes means for tuning circuitry within the slave device such that the performance of the memory system is improved.

摘要翻译： 提供了一种用于调整存储器系统的性能的方法和装置。 存储器系统包括主设备和从设备。 存储器通道将主设备耦合到从设备，使得从设备经由存储器通道从主设备接收系统操作信息。 从设备还包括用于在从设备内调谐电路的装置，从而提高存储器系统的性能。

公开(公告)号：US07174400B2

公开(公告)日：2007-02-06

申请号：US11181411

申请日：2005-07-13

申请人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

发明人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

IPC分类号： G06F13/00

CPC分类号： G06F13/4291 ,  G06F3/061 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0658 ,  G06F3/0661 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/1081 ,  G06F13/102 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/4072 ,  G06F13/4086 ,  G06F13/4234 ,  G06F13/4243 ,  G06F2206/1014 ,  G06F2212/7201 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C16/32 ,  G11C19/00 ,  H03K19/00384 ,  H03K19/018585

摘要： An integrated circuit device is described. The integrated circuit device includes a transmitter circuit having an output driver to output data, and a register to store a value representative of an equalization co-efficient setting of the output driver. The value may be determined based on information stored in a supplemental memory device.

摘要翻译： 描述集成电路器件。 集成电路装置包括具有用于输出数据的输出驱动器的发送器电路和用于存储表示输出驱动器的均衡均衡设置的值的寄存器。 该值可以基于存储在补充存储器件中的信息来确定。

公开(公告)号：US07142475B2

公开(公告)日：2006-11-28

申请号：US10917748

申请日：2004-08-13

申请人： Ely K. Tsern ,  Richard M. Barth ,  Paul G. Davis ,  Craig E. Hampel

发明人： Ely K. Tsern ,  Richard M. Barth ,  Paul G. Davis ,  Craig E. Hampel

IPC分类号： G11C7/00

CPC分类号： G11C11/40618 ,  G11C8/08 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4085 ,  G11C2211/4061 ,  G11C2211/4067

摘要： A dynamic random access memory device includes banks of dynamic memory cells. The device performs a refresh operation in response to receiving a self refresh command, by refreshing rows of the memory cells located in each of the banks. Further, a refresh frequency for the refresh operation is selected such that the refresh frequency is minimized to conserve power consumed by the memory device while being sufficient to refresh the rows of the memory cells.

摘要翻译： 动态随机存取存储器件包括一组动态存储器单元。 响应于接收到自刷新命令，设备通过刷新位于每个存储体中的存储单元的行来执行刷新操作。 此外，选择刷新操作的刷新频率使得刷新频率最小化以节省存储器件消耗的功率，同时足以刷新存储器单元的行。

公开(公告)号：US07051129B2

公开(公告)日：2006-05-23

申请号：US10881433

申请日：2004-06-29

申请人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

发明人： Mark A. Horowitz ,  Richard M. Barth ,  Craig E. Hampel ,  Alfredo Moncayo ,  Kevin S. Donnelly ,  Jared L. Zerbe

IPC分类号： G06F13/00

CPC分类号： G06F13/4291 ,  G06F3/061 ,  G06F3/0611 ,  G06F3/0619 ,  G06F3/0658 ,  G06F3/0661 ,  G06F3/0679 ,  G06F3/0688 ,  G06F12/0246 ,  G06F12/1081 ,  G06F13/102 ,  G06F13/1689 ,  G06F13/364 ,  G06F13/4072 ,  G06F13/4086 ,  G06F13/4234 ,  G06F13/4243 ,  G06F2206/1014 ,  G06F2212/7201 ,  G11C5/04 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/222 ,  G11C16/32 ,  G11C19/00 ,  H03K19/00384 ,  H03K19/018585

摘要： Bus communications are optimized by adjusting signal characteristics in accordance with one or more topography dependent parameters. In a bus transmitter, a transmit signal characteristic is adjusted in accordance with a topography dependent parameter. A port in the bus transmitter receives the topography dependent parameter for later use by the parameter adjustment circuitry. The parameter adjustment circuitry adjusts a parameter control signal in accordance with the topography dependent parameter, which is coupled to the output driver. Prior to driving an output signal onto a bus, the output driver adjusts the transmit signal characteristic in accordance with the parameter control signal. Similarly, in a bus receiver, a receive signal characteristic is adjusted in response to a topography dependent parameter.

摘要翻译： 通过根据一个或多个地形相关参数调整信号特性来优化总线通信。 在总线发送器中，根据地形相关参数来调整发送信号特性。 总线发射器中的端口接收地形相关参数，供以后由参数调整电路使用。 参数调整电路根据与输出驱动器耦合的地形相关参数来调整参数控制信号。 在将输出信号驱动到总线之前，输出驱动器根据参数控制信号调整发送信号特性。 类似地，在总线接收器中，响应于地形相关参数来调整接收信号特性。

公开(公告)号：US06496889B1

公开(公告)日：2002-12-17

申请号：US09398251

申请日：1999-08-16

申请人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

发明人： Donald V. Perino ,  Haw-Jyh Liaw ,  Alfredo Moncayo ,  Kevin Donnelly ,  Richard M. Barth ,  Bruno W. Garlepp

IPC分类号： G06F1314

CPC分类号： H01L23/48 ,  G06F13/423 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/12032 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00

摘要： A chip-to-chip communication system and interface technique. A master and at least two devices are interconnected with a signal line of a high speed bus. A capacitive coupling element, for example a diode, is employed to capacitively couple the interface of the device to the signal line. By employing the capacitive coupling element, along with a suitable signaling technique which supports capacitive information transfer, high speed rates of information transfer between the master and device over the signal line are achieved.

摘要翻译： 一种芯片到芯片的通信系统和接口技术。 主机和至少两个设备与高速总线的信号线相互连接。 采用电容耦合元件，例如二极管，将器件的接口电容耦合到信号线。 通过采用电容耦合元件以及支持电容信息传输的合适的信令技术，实现了信号线上的主设备和设备之间的高速信息传送速率。