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    Exchanging ECC metadata between memory and host system
    1.
    发明授权
    Exchanging ECC metadata between memory and host system 有权
    在内存和主机系统之间交换ECC元数据

    公开(公告)号：US09558066B2

    公开(公告)日：2017-01-31

    申请号：US14498657

    申请日：2014-09-26

    Applicant: Nadav Bonen ,  Kuljit S Bains ,  John B Halbert

    Inventor： Nadav Bonen ,  Kuljit S Bains ,  John B Halbert

    IPC: G11C29/00 ,  G06F11/10

    CPC classification number: G06F11/1076 ,  G06F11/1004 ,  G06F11/1048

    Abstract: Providing access to an external memory controller to internal error correction bits from a memory device for use as metadata bits by the memory controller. In a first mode the memory device applies internal error correction bits for internal error correction at the memory device. In a second mode the memory device provides access to the internal error correction bits to the memory controller to allow the memory controller to use the data.

    Abstract translation: 提供对外部存储器控制器的访问，以从存储器设备的内部纠错位用作存储器控制器的元数据位。 在第一模式中，存储器件在存储器件处应用用于内部纠错的内部纠错位。 在第二模式中，存储器件提供对存储器控制器的内部纠错位的访问以允许存储器控制器使用数据。

    ON-DIE TERMINATION CONTROL WITHOUT A DEDICATED PIN IN A MULTI-RANK SYSTEM
    2.
    发明申请
    ON-DIE TERMINATION CONTROL WITHOUT A DEDICATED PIN IN A MULTI-RANK SYSTEM 有权
    在多个RANK系统中没有专用PIN的终端控制

    公开(公告)号：US20160028395A1

    公开(公告)日：2016-01-28

    申请号：US14498794

    申请日：2014-09-26

    Applicant: Kuljit S. Bains ,  Nadav Bonen

    Inventor： Kuljit S. Bains ,  Nadav Bonen

    IPC: H03K19/00

    CPC classification number: H03K19/0005 ,  G06F3/0604 ,  G06F3/061 ,  G06F3/0625 ,  G06F3/0659 ,  G06F3/0673 ,  G06F3/0683 ,  G06F13/4086 ,  H03K19/0008 ,  H03K19/017545 ,  H03K19/01825 ,  H03K19/018557

    Abstract: A memory subsystem includes a multi-device package including multiple memory devices organized as multiple ranks of memory. A control unit for the memory subsystem sends a memory access command concurrently to some or all of the ranks of memory, and triggers some of all of the memory ranks that receive the memory access command to change on-die termination (ODT) settings. One of the ranks is selected to execute the memory access command, and executes the command while all ranks triggered to change the ODT setting have the changed ODT setting.

    Abstract translation: 存储器子系统包括多器件封装，其包括被组织为多级存储器的多个存储器件。 用于存储器子系统的控制单元向存储器的一些或全部行同时发送存储器访问命令，并且触发接收存储器访问命令的所有存储器等级的一部分以改变管芯终端（ODT）设置。 选择其中一个行执行存储器访问命令，并且在所有等级触发以改变ODT设置的情况下执行命令具有改变的ODT设置。

    AVOIDING DQS FALSE SAMPLING TRIGGERS
    3.
    发明申请
    AVOIDING DQS FALSE SAMPLING TRIGGERS 有权
    避免DQS错误的采样触发器

    公开(公告)号：US20150186328A1

    公开(公告)日：2015-07-02

    申请号：US14142812

    申请日：2013-12-28

    Applicant: Nadav Bonen ,  Alexey Kostinsky

    Inventor： Nadav Bonen ,  Alexey Kostinsky

    IPC: G06F13/42 ,  G06F1/28

    CPC classification number: G11C29/022 ,  G11C7/02 ,  G11C7/222 ,  G11C29/023 ,  G11C29/028 ,  G11C2207/2254

    Abstract: A system avoids false sampling due to reflections from previous commands or other noise on a data strobe line. The system uses a normalizer circuit or leaker circuit, and the data strobe line is not optimally terminated or is unterminated. The data strobe line is to receive a burst of data sample pulses or edges and sample a data line based on the edges. The receiving device includes logic that generates a count triggered from an initial edge on the data strobe line, and identifies, based on the count, an initial valid edge of the burst. Any false strobes due to noise or reflections that are received prior to the actual burst can be rejected.

    Abstract translation: 系统避免了由于先前命令的反射或数据选通线上的其他噪声导致的错误采样。 系统使用归一化电路或漏电电路，数据选通线不是最终终止或未终止。 数据选通线是接收脉冲数据采样脉冲或边缘，并根据边沿采样数据线。 接收设备包括产生从数据选通线上的初始边缘触发的计数的逻辑，并且基于该计数识别突发的初始有效边缘。 由于在实际突发之前接收到的噪声或反射引起的任何错误选通都可以被拒绝。

    Dynamic priority control based on latency tolerance
    4.
    发明授权
    Dynamic priority control based on latency tolerance 有权
    基于延迟容限的动态优先级控制

    公开(公告)号：US08959266B1

    公开(公告)日：2015-02-17

    申请号：US13957843

    申请日：2013-08-02

    Applicant: Nadav Bonen ,  Todd M. Witter ,  Eran Shifer ,  Tomer Levy ,  Zvika Greenfield ,  Anant V. Nori

    Inventor： Nadav Bonen ,  Todd M. Witter ,  Eran Shifer ,  Tomer Levy ,  Zvika Greenfield ,  Anant V. Nori

    IPC: G06F3/06 ,  G06F3/14 ,  G06F5/00

    CPC classification number: G06F3/0653 ,  G06F3/0611 ,  G06F3/0671 ,  G06F13/1605 ,  G06F13/1673 ,  G09G5/001 ,  G09G5/003 ,  G09G5/363

    Abstract: A dynamic priority controller monitors a level of data in a display engine buffer and compares the level of data in the display engine buffer to a plurality of thresholds including a first threshold and a second threshold. When the level of data in the display engine buffer is less than or equal to the first threshold, the dynamic priority controller increases a priority for processing display engine data in a communication channel. When the level of data in the display engine buffer is greater than or equal to the second threshold, the dynamic priority controller decreases the priority for processing the display engine data in the communication channel.

    Abstract translation: 动态优先级控制器监视显示引擎缓冲器中的数据级别，并将显示引擎缓冲器中的数据级别与包括第一阈值和第二阈值的多个阈值进行比较。 当显示引擎缓冲器中的数据级别小于或等于第一阈值时，动态优先级控制器增加在通信信道中处理显示引擎数据的优先级。 当显示引擎缓冲器中的数据级别大于或等于第二阈值时，动态优先级控制器降低处理通信信道中的显示引擎数据的优先级。

    COMMON DIE IMPLEMENTATION FOR MEMORY DEVICES
    6.
    发明申请
    COMMON DIE IMPLEMENTATION FOR MEMORY DEVICES 审中-公开
    用于存储器件的通用模块实现

    公开(公告)号：US20160092383A1

    公开(公告)日：2016-03-31

    申请号：US14498806

    申请日：2014-09-26

    Applicant: Kuljit S. Bains ,  Nadav Bonen ,  Christopher E. Cox ,  James A. McCall

    Inventor： Kuljit S. Bains ,  Nadav Bonen ,  Christopher E. Cox ,  James A. McCall

    IPC: G06F13/28 ,  G06F13/16

    CPC classification number: G06F13/287 ,  G06F13/1678

    Abstract: A memory device and a memory controller can interface over a system data bus that has a narrower bandwidth than a data bus internal to the memory device. The memory device and memory controller transfer data over the system data bus on all transfer periods of a burst length, but send fewer bits than would be needed for the exchange to transfer all bits that can be read or written on the internal data bus of the memory device. The memory device can have different operating modes to allow for a common memory device to be used in different system configurations based on the ability to interface with the narrower bandwidth system data bus.

    Abstract translation: 存储器设备和存储器控制器可以通过比存储器件内部的数据总线窄的带宽的系统数据总线进行接口。 存储器设备和存储器控制器在突发长度的所有传输周期上通过系统数据总线传送数据，但是发送比用于传送所有可以读取或写入内部数据总线上的所有位的位少的位 存储设备。 存储器设备可以具有不同的操作模式，以允许基于与较窄带宽系统数据总线接口的能力在不同系统配置中使用公共存储器设备。

    EXCHANGING ECC METADATA BETWEEN MEMORY AND HOST SYSTEM
    7.
    发明申请
    EXCHANGING ECC METADATA BETWEEN MEMORY AND HOST SYSTEM 有权
    存储器和主机系统之间交换ECC元数据

    公开(公告)号：US20160092307A1

    公开(公告)日：2016-03-31

    申请号：US14498657

    申请日：2014-09-26

    Applicant: Nadav Bonen ,  Kuljit S. Bains ,  John B. Halbert

    Inventor： Nadav Bonen ,  Kuljit S. Bains ,  John B. Halbert

    IPC: G06F11/10

    CPC classification number: G06F11/1076 ,  G06F11/1004 ,  G06F11/1048

    Abstract: Exposing internal error correction bits from a memory device for use as metadata bits by an external memory controller. In a first mode the memory device applies internal error correction bits for internal error correction at the memory device. In a second mode the memory device exposes the internal error correction bits to the memory controller to allow the memory controller to use the data.

    Abstract translation: 从存储器件中公开内部纠错位，用于由外部存储器控制器用作元数据位。 在第一模式中，存储器件在存储器件处应用用于内部纠错的内部纠错位。 在第二模式中，存储器件将内部纠错位公开到存储器控制器，以允许存储器控制器使用数据。

    DYNAMIC PRIORITY CONTROL BASED ON LATENCY TOLERANCE
    8.
    发明申请
    DYNAMIC PRIORITY CONTROL BASED ON LATENCY TOLERANCE 有权
    基于LATENCY公差的动态优先控制

    公开(公告)号：US20150039790A1

    公开(公告)日：2015-02-05

    申请号：US13957843

    申请日：2013-08-02

    Applicant: Nadav Bonen ,  Todd M. Witter ,  Eran Shifer ,  Tomer Levy ,  Zvika Greenfield ,  Anant V. Nori

    Inventor： Nadav Bonen ,  Todd M. Witter ,  Eran Shifer ,  Tomer Levy ,  Zvika Greenfield ,  Anant V. Nori

    IPC: G06F3/06 ,  G06F3/14

    CPC classification number: G06F3/0653 ,  G06F3/0611 ,  G06F3/0671 ,  G06F13/1605 ,  G06F13/1673 ,  G09G5/001 ,  G09G5/003 ,  G09G5/363

    Abstract: A dynamic priority controller monitors a level of data in a display engine buffer and compares the level of data in the display engine buffer to a plurality of thresholds including a first threshold and a second threshold. When the level of data in the display engine buffer is less than or equal to the first threshold, the dynamic priority controller increases a priority for processing display engine data in a communication channel. When the level of data in the display engine buffer is greater than or equal to the second threshold, the dynamic priority controller decreases the priority for processing the display engine data in the communication channel.

    Abstract translation: 动态优先级控制器监视显示引擎缓冲器中的数据级别，并将显示引擎缓冲器中的数据级别与包括第一阈值和第二阈值的多个阈值进行比较。 当显示引擎缓冲器中的数据级别小于或等于第一阈值时，动态优先级控制器增加在通信信道中处理显示引擎数据的优先级。 当显示引擎缓冲器中的数据级别大于或等于第二阈值时，动态优先级控制器降低处理通信信道中的显示引擎数据的优先级。

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