公开(公告)号：US5374572A

公开(公告)日：1994-12-20

申请号：US95502

申请日：1993-07-22

申请人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

发明人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

IPC分类号： H01L21/8244 ,  H01L27/11 ,  H01L29/45 ,  H01L29/786 ,  H01L21/265

CPC分类号： H01L29/78696 ,  H01L27/11 ,  H01L27/1108 ,  H01L29/458 ,  H01L29/78624 ,  Y10S148/15

摘要： The present invention includes a transistor having a channel region with a first and second section, wherein the sections have lengths that generally perpendicular to one another. The prevent invention also includes the transistor in an SRAM cell and processes for forming the transistor and the SRAM cell. In the embodiments that are described, the first section has a length that is generally vertical and the second section has a length that is generally extends in a lateral direction. The first section may be an undoped or lightly doped portion of a silicon plug. The plug may be formed including an etching or polishing step.

摘要翻译： 本发明包括具有第一和第二部分的沟道区的晶体管，其中所述部分具有大致垂直于彼此的长度。 防止发明还包括SRAM单元中的晶体管和用于形成晶体管和SRAM单元的处理。 在所描述的实施例中，第一部分具有大致垂直的长度，并且第二部分具有通常沿横向方向延伸的长度。 第一部分可以是硅插头的未掺杂或轻掺杂的部分。 插塞可以形成包括蚀刻或抛光步骤。

公开(公告)号：US5814868A

公开(公告)日：1998-09-29

申请号：US298965

申请日：1994-09-02

申请人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

发明人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

IPC分类号： H01L21/8244 ,  H01L27/11 ,  H01L29/45 ,  H01L29/786 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113

CPC分类号： H01L29/78696 ,  H01L27/11 ,  H01L27/1108 ,  H01L29/458 ,  H01L29/78624 ,  Y10S148/15

摘要： The present invention includes a transistor having a channel region with a first and second section, wherein the sections have lengths that generally perpendicular to one another. The prevent invention also includes the transistor in an SRAM cell and processes for forming the transistor and the SRAM cell. In the embodiments that are described, the first section has a length that is generally vertical and the second section has a length that is generally extends in a lateral direction. The first section may be an undoped or lightly doped portion of a silicon plug. The plug may be formed including an etching or polishing step.

摘要翻译： 本发明包括具有第一和第二部分的沟道区的晶体管，其中所述部分具有大致垂直于彼此的长度。 防止发明还包括SRAM单元中的晶体管和用于形成晶体管和SRAM单元的处理。 在所描述的实施例中，第一部分具有大致垂直的长度，并且第二部分具有通常沿横向方向延伸的长度。 第一部分可以是硅插头的未掺杂或轻掺杂的部分。 插塞可以形成包括蚀刻或抛光步骤。

公开(公告)号：US5583360A

公开(公告)日：1996-12-10

申请号：US520363

申请日：1995-08-28

申请人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

发明人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L27/108 ,  H01L29/76 ,  H01L29/788

CPC分类号： H01L27/11517 ,  H01L27/115 ,  Y10S438/972

摘要： A method for forming a vertical neuron MOSFET begins by providing a substrate (12). One or more conductive layers (24 and 28) are formed overlying the substrate (12). An opening (32) is formed through a portion of the conductive layers (24 and 28) to form one or more control electrodes from the conductive layers (24 and 28). A floating gate (36, and 38) is formed adjacent each of the control electrodes. A dielectric layer (34) is formed within the opening (32) and between the control electrodes and the floating gate (36, and 38) to provide for capacitive coupling between the control electrodes and the floating gate (36, and 38). The capacitive coupling may be altered for each control electrode via isotropic sidewall etching and other methods. By forming the neuron MOSFET in a vertical manner, a surface area of the neuron MOSFET is reduced when compared to known neuron MOSFET structures.

摘要翻译： 通过提供衬底（12）开始形成垂直神经元MOSFET的方法。 在衬底（12）上形成一个或多个导电层（24和28）。 通过导电层（24和28）的一部分形成开口（32），以从导电层（24和28）形成一个或多个控制电极。 在每个控制电极附近形成浮动栅极（36和38）。 在开口（32）内并且在控制电极和浮动栅极（36和38）之间形成电介质层（34），以提供控制电极和浮动栅极（36和38）之间的电容耦合。 可以通过各向同性侧壁蚀刻和其它方法来改变每个控制电极的电容耦合。 通过以垂直方式形成神经元MOSFET，与已知的神经元MOSFET结构相比，神经元MOSFET的表面积减小。

公开(公告)号：US5480820A

公开(公告)日：1996-01-02

申请号：US425267

申请日：1995-04-17

申请人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

发明人： Scott S. Roth ,  William C. McFadden ,  Alexander J. Pepe

IPC分类号： H01L21/8247 ,  H01L27/115

CPC分类号： H01L27/11517 ,  H01L27/115 ,  Y10S438/972

摘要： A method for forming a vertical neuron MOSFET begins by providing a substrate (12). One or more conductive layers (24 and 28) are formed overlying the substrate (12). An opening (32) is formed through a portion of the conductive layers (24 and 28) to form one or more control electrodes from the conductive layers (24 and 28). A floating gate (36, and 38) is formed adjacent each of the control electrodes. A dielectric layer (34) is formed within the opening (32) and between the control electrodes and the floating gate (36, and 38) to provide for capacitive coupling between the control electrodes and the floating gate (36, and 38). The capacitive coupling may be altered for each control electrode via isotropic sidewall etching and other methods. By forming the neuron MOSFET in a vertical manner, a surface area of the neuron MOSFET is reduced when compared to known neuron MOSFET structures.

摘要翻译： 通过提供衬底（12）开始形成垂直神经元MOSFET的方法。 在衬底（12）上形成一个或多个导电层（24和28）。 通过导电层（24和28）的一部分形成开口（32），以从导电层（24和28）形成一个或多个控制电极。 在每个控制电极附近形成浮动栅极（36和38）。 在开口（32）内并且在控制电极和浮动栅极（36和38）之间形成电介质层（34），以提供控制电极和浮动栅极（36和38）之间的电容耦合。 可以通过各向同性侧壁蚀刻和其它方法来改变每个控制电极的电容耦合。 通过以垂直方式形成神经元MOSFET，与已知的神经元MOSFET结构相比，神经元MOSFET的表面积减小。