公开(公告)号：US20120129341A1

公开(公告)日：2012-05-24

申请号：US13187845

申请日：2011-07-21

申请人： Seung Hee JO ,  Seong Cheol KIM

发明人： Seung Hee JO ,  Seong Cheol KIM

IPC分类号： H01L21/28 ,  H01L21/311

CPC分类号： H01L21/76898 ,  H01L23/481 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for fabricating a via hole includes forming a first mask pattern on a first surface of a wafer exposing a portion of the first surface of the wafer, forming a passivation region within the wafer by implanting impurities into the exposed portion of the wafer using the first mask pattern as an ion implantation barrier layer, forming an etching stop layer on the first surface of the wafer including the passivation regions, forming a second mask pattern on a second surface of the wafer faces away from the first surface of the wafer, wherein the second mask pattern exposes a portion of the second surface of the wafer over an area between the passivation regions, and forming a via hole by etching the wafer using the second mask pattern as an etching mask.

摘要翻译： 一种用于制造通孔的方法包括在晶片的第一表面上形成第一掩模图案，该第一表面露出晶片的第一表面的一部分，通过将晶体中的杂质注入到晶片的暴露部分中，通过使用 第一掩模图案作为离子注入阻挡层，在包括钝化区的晶片的第一表面上形成蚀刻停止层，在晶片的第二表面上形成第二掩模图案，远离晶片的第一表面，其中 第二掩模图案将晶片的第二表面的一部分暴露在钝化区之间的区域上，并且使用第二掩模图案作为蚀刻掩模通过蚀刻晶片形成通孔。

公开(公告)号：US20110291246A1

公开(公告)日：2011-12-01

申请号：US13096338

申请日：2011-04-28

申请人： Seung Hee JO ,  Seong Cheol KIM

发明人： Seung Hee JO ,  Seong Cheol KIM

IPC分类号： H01L25/07 ,  H01L23/492

CPC分类号： H01L25/0657 ,  H01L23/3107 ,  H01L23/481 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/32 ,  H01L24/81 ,  H01L24/83 ,  H01L25/50 ,  H01L2223/54426 ,  H01L2223/5446 ,  H01L2224/0401 ,  H01L2224/05009 ,  H01L2224/10165 ,  H01L2224/13009 ,  H01L2224/16146 ,  H01L2224/16238 ,  H01L2224/32146 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/8113 ,  H01L2224/81132 ,  H01L2224/81201 ,  H01L2224/81903 ,  H01L2224/831 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06593 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00

摘要： A semiconductor package includes a plurality of stacked semiconductor chips and a filling material. Each of the stacked semiconductor chips includes a semiconductor substrate having a first surface and a second surface, wherein a circuit pattern such as a bonding pad is formed on the first surface, and a first align pattern formed on the first surface of the semiconductor substrate, wherein the first align pattern is formed of a magnetic material. The filling material fills a gap between the semiconductor chips.

摘要翻译： 半导体封装包括多个堆叠的半导体芯片和填充材料。 堆叠的半导体芯片中的每一个包括具有第一表面和第二表面的半导体衬底，其中在第一表面上形成诸如焊盘的电路图案，以及形成在半导体衬底的第一表面上的第一对准图案， 其中所述第一对准图案由磁性材料形成。 填充材料填充半导体芯片之间的间隙。

公开(公告)号：US07795139B2

公开(公告)日：2010-09-14

申请号：US11777388

申请日：2007-07-13

申请人： Kwon Whan Han ,  Chang Jun Park ,  Min Suk Suh ,  Seong Cheol Kim ,  Sung Min Kim ,  Seung Taek Yang ,  Seung Hyun Lee ,  Jong Hoon Kim ,  Ha Na Lee

发明人： Kwon Whan Han ,  Chang Jun Park ,  Min Suk Suh ,  Seong Cheol Kim ,  Sung Min Kim ,  Seung Taek Yang ,  Seung Hyun Lee ,  Jong Hoon Kim ,  Ha Na Lee

IPC分类号： H01L21/4763

CPC分类号： H01L21/76898 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/04042 ,  H01L2224/05124 ,  H01L2224/05144 ,  H01L2224/05147 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/16145 ,  H01L2224/274 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/83191 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/15311 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/013

摘要： A method for manufacturing a semiconductor package includes forming a groove in the portion outside of the bonding pad of a semiconductor chip provided with the bonding pad on an upper surface thereof; forming an insulation layer on the side wall of the groove; forming a metal layer over the semiconductor chip so as to fill the groove formed with the insulation layer; etching the metal layer to simultaneously form a through silicon via for filling the groove and a distribution layer for connecting the through silicon via and the bonding pad; and removing a rear surface of the semiconductor chip such that the lower surface of the through silicon via protrudes from the semiconductor chip.

摘要翻译： 一种半导体封装的制造方法，其特征在于，在设置有所述接合焊盘的半导体芯片的焊盘的外侧的部分的外表面形成有槽， 在所述槽的侧壁上形成绝缘层; 在半导体芯片上形成金属层，以填充形成有绝缘层的槽; 蚀刻金属层以同时形成用于填充槽的通过硅通孔和用于连接通过硅通孔和接合焊盘的分布层; 以及去除所述半导体芯片的后表面，使得所述贯穿硅通孔的下表面从所述半导体芯片突出。

公开(公告)号：US07795073B2

公开(公告)日：2010-09-14

申请号：US12345858

申请日：2008-12-30

申请人： Kwon Whan Han ,  Chang Jun Park ,  Seong Cheol Kim ,  Sung Min Kim ,  Hyeong Seok Choi ,  Ha Na Lee

发明人： Kwon Whan Han ,  Chang Jun Park ,  Seong Cheol Kim ,  Sung Min Kim ,  Hyeong Seok Choi ,  Ha Na Lee

IPC分类号： H01L21/44 ,  H01L21/48 ,  H01L21/50

CPC分类号： H01L24/16 ,  H01L21/6835 ,  H01L23/3114 ,  H01L23/481 ,  H01L24/11 ,  H01L24/17 ,  H01L24/90 ,  H01L24/97 ,  H01L25/50 ,  H01L2221/68372 ,  H01L2224/05001 ,  H01L2224/05548 ,  H01L2224/13009 ,  H01L2224/13099 ,  H01L2224/90 ,  H01L2224/9202 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/01033 ,  H01L2924/01075 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/014

摘要： Manufacturing a wafer level stack package includes the steps of back-grinding a lower surface of a wafer including a plurality of first semiconductor chips. A support member is attached to a lower surface of the back-grinded wafer. One or more second semiconductor chips are stacked on the respective first semiconductor chips of the back-grinded wafer. First through-electrodes are formed to electrically connect the stacked first semiconductor chips and second semiconductor chips. Third semiconductor chips are attached to uppermost ones of the stacked second semiconductor chips, and the third semiconductor chips have second through-electrodes which are electrically connected to the first through-electrodes and re-distribution lines which are connected to the second through-electrodes. Outside connection terminals are attached to the re-distribution lines of the third semiconductor chips. The first semiconductor chips of a wafer level on which the second and third semiconductor chips are stacked are sawed to for semiconductor packages at a chip level.

摘要翻译： 制造晶片级堆叠封装包括对包括多个第一半导体芯片的晶片的下表面进行背面磨削的步骤。 支撑构件附接到后磨碎晶片的下表面。 一个或多个第二半导体芯片堆叠在背面研磨的晶片的相应的第一半导体芯片上。 形成第一贯通电极以电连接堆叠的第一半导体芯片和第二半导体芯片。 第三半导体芯片附着到堆叠的第二半导体芯片的最上面，并且第三半导体芯片具有与连接到第二贯通电极的第一贯通电极和再分配线电连接的第二贯通电极。 外部连接端子附接到第三半导体芯片的再分配线路。 第二半导体芯片和第三半导体芯片堆叠的晶片级的第一半导体芯片在芯片级被锯切以用于半导体封装。

公开(公告)号：US07446405B2

公开(公告)日：2008-11-04

申请号：US11648281

申请日：2006-12-29

申请人： Jong Hoon Kim ,  Min Suk Suh ,  Chang Jun Park ,  Kwon Whan Han ,  Seong Cheol Kim

发明人： Jong Hoon Kim ,  Min Suk Suh ,  Chang Jun Park ,  Kwon Whan Han ,  Seong Cheol Kim

IPC分类号： H01L23/48

CPC分类号： H01L23/3114 ,  H01L23/3171 ,  H01L2224/05026 ,  H01L2224/05548 ,  H01L2224/056 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/3511 ,  H01L2224/05099

摘要： A wafer level chip scale package includes a semiconductor chip having a plurality of pads; a lower insulation layer having a high Young's modulus of 1˜5 GPa formed on the semiconductor chip to expose the plurality of pads; a plurality of metal patterns formed on the lower insulation layer to be connected to the respective pads; an upper insulation layer having a high Young's modulus of 1˜5 GPa formed on the lower insulation layer and the metal patterns to partially expose the metal patterns; and a plurality of solder balls formed on exposed portions of the metal patterns.

摘要翻译： 晶片级芯片级封装包括具有多个焊盘的半导体芯片; 在半导体芯片上形成的具有1〜5GPa的高杨氏模量的下部绝缘层，以露出多个焊盘; 多个金属图案形成在下绝缘层上以连接到相应的焊盘; 形成在下绝缘层上的具有1〜5GPa的高杨氏模量的上绝缘层和金属图案以部分地暴露金属图案; 以及形成在金属图案的暴露部分上的多个焊球。

公开(公告)号：US20080001965A1

公开(公告)日：2008-01-03

申请号：US11772985

申请日：2007-07-03

申请人： Won-Sik Kang ,  Seong-Cheol Kim

发明人： Won-Sik Kang ,  Seong-Cheol Kim

IPC分类号： G09G5/02

CPC分类号： H03M13/43

摘要： A data error correction circuit includes a plurality of one-bit registers, a data error detection unit and a data error correction unit. The data error detection unit detects whether all the data values stored in the plurality of the registers are equal. The data correction unit determines a correct data value based upon each of the stored data values, and corrects each of the data values into the determined correct data value if the data values are not equal. Therefore, the data error correction circuit may correct a data error due to electrostatic discharge (ESD) or electromagnetic interference (EMI).

摘要翻译： 数据纠错电路包括多个一位寄存器，数据错误检测单元和数据纠错单元。 数据错误检测单元检测存储在多个寄存器中的所有数据值是否相等。 数据校正单元基于每个存储的数据值确定正确的数据值，并且如果数据值不相等，则将每个数据值校正为确定的正确数据值。 因此，数据纠错电路可以校正由于静电放电（ESD）或电磁干扰（EMI）引起的数据误差。

公开(公告)号：US20070182022A1

公开(公告)日：2007-08-09

申请号：US11648281

申请日：2006-12-29

申请人： Jong Hoon Kim ,  Min Suk Suh ,  Chang Jun Park ,  Kwon Whan Han ,  Seong Cheol Kim

发明人： Jong Hoon Kim ,  Min Suk Suh ,  Chang Jun Park ,  Kwon Whan Han ,  Seong Cheol Kim

IPC分类号： H01L23/48

CPC分类号： H01L23/3114 ,  H01L23/3171 ,  H01L2224/05026 ,  H01L2224/05548 ,  H01L2224/056 ,  H01L2224/16 ,  H01L2924/00014 ,  H01L2924/3511 ,  H01L2224/05099

摘要： A wafer level chip scale package includes a semiconductor chip having a plurality of pads; a lower insulation layer having a high Young's modulus of 1˜5 GPa formed on the semiconductor chip to expose the plurality of pads; a plurality of metal patterns formed on the lower insulation layer to be connected to the respective pads; an upper insulation layer having a high Young's modulus of 1˜5 GPa formed on the lower insulation layer and the metal patterns to partially expose the metal patterns; and a plurality of solder balls formed on exposed portions of the metal patterns.

摘要翻译： 晶片级芯片级封装包括具有多个焊盘的半导体芯片; 在半导体芯片上形成的具有1〜5GPa的高杨氏模量的下部绝缘层，以露出多个焊盘; 多个金属图案形成在下绝缘层上以连接到相应的焊盘; 形成在下绝缘层上的具有1〜5GPa的高杨氏模量的上绝缘层和金属图案以部分地暴露金属图案; 以及形成在金属图案的暴露部分上的多个焊球。

公开(公告)号：US07005791B2

公开(公告)日：2006-02-28

申请号：US10481414

申请日：2002-07-02

申请人： Kyoung Mun Choo ,  Eon Jin Jeong ,  Seong Cheol Kim

发明人： Kyoung Mun Choo ,  Eon Jin Jeong ,  Seong Cheol Kim

IPC分类号： H01J29/70 ,  H01J31/00

CPC分类号： H01J29/861 ,  H01J2229/8613 ,  H04N5/645

摘要： The present invention is related to a flat panel for cathode-ray tube capable of securing a large viewing area in the flat panel which is fitted into a window of a cabinet. In accordance with the panel of the present invention, stepped portions are formed along an edge of a face to fit the panel into the window of the cabinet. A depth from a surface of the face to a surface of the stepped portion is set to satisfy a condition of 2≧Tf/Tc≧0.7 where Tf is a vertical distance from a starting point of the stepped portion to an inner surface of the panel and Tc is a thickness of the center of the face. The panel in accordance with the present invention can provide perceptual flatness to a viewer; improved implosion-proof characteristics; and a structure capable of enduring an external mechanical impact. Further, the panel having a precise structure can be manufactured by a press-molding process.

摘要翻译： 本发明涉及一种用于阴极射线管的平板，其能够确保安装在橱柜窗口中的平板中的大的观察面积。 根据本发明的面板，沿着面的边缘形成阶梯部分，以将面板装配到橱柜的窗口中。 从台阶表面到阶梯部分的表面的深度设定为满足2> = Tf / Tc> = 0.7的条件，其中Tf是从阶梯部分的起点到内表面的垂直距离 面板和Tc是面部中心的厚度。 根据本发明的面板可以向观看者提供感知平坦度; 改进的防爆特性; 以及能够承受外部机械冲击的结构。 此外，具有精确结构的面板可以通过压制成型工艺制造。