公开(公告)号：US20120235304A1

公开(公告)日：2012-09-20

申请号：US13051461

申请日：2011-03-18

申请人： Torsten Huisinga ,  Ralf Richter ,  Ulrich Mayer

发明人： Torsten Huisinga ,  Ralf Richter ,  Ulrich Mayer

IPC分类号： H01L23/48 ,  H01L21/28

CPC分类号： H01L21/76832 ,  H01L21/76825 ,  H01L21/76834 ,  H01L23/53242 ,  H01L23/53252 ,  H01L2924/00013 ,  H01L2924/0002 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00

摘要： Semiconductor devices are formed with a dielectric stack by forming an UV reflecting layer between cured and uncured ULK layers during BEOL processing. Embodiments include forming a first ultra low-k (ULK) layer on a semiconductor element, curing the first ULK layer, forming an ultraviolet (UV) reflecting layer on the first ULK layer, forming a second ULK layer on the UV reflecting layer, and irradiating the second ULK layer with UV light.

摘要翻译： 半导体器件通过在BEOL处理期间在固化和未固化的ULK层之间形成UV反射层而形成有电介质堆叠。 实施例包括在半导体元件上形成第一超低k（ULK）层，固化第一ULK层，在第一ULK层上形成紫外（UV）反射层，在UV反射层上形成第二ULK层，以及 用UV光照射第二ULK层。

公开(公告)号：US08212184B2

公开(公告)日：2012-07-03

申请号：US12390816

申请日：2009-02-23

申请人： Anthony Mowry ,  Casey Scott ,  Maciej Wiatr ,  Ralf Richter

发明人： Anthony Mowry ,  Casey Scott ,  Maciej Wiatr ,  Ralf Richter

IPC分类号： H05B1/00 ,  H01L35/00

CPC分类号： H01L23/345 ,  H01L23/34 ,  H01L27/0248 ,  H01L27/0629 ,  H01L2924/0002 ,  H01L2924/00

摘要： Operation of complex integrated circuits at low temperatures may be enhanced by providing active heating elements within the integrated circuit so as to raise the temperature of at least critical circuit portions at respective operational phases, such as upon power-up. Consequently, enhanced cold temperature performance may be obtained on the basis of existing process elements in order to provide design stability without requiring extensive circuit simulation or redesign of well-established circuit architectures.

摘要翻译： 可以通过在集成电路内提供主动加热元件来提高复杂集成电路在低温下的操作，以便在诸如上电时在各个操作阶段提高至少关键电路部分的温度。 因此，可以在现有工艺元件的基础上获得增强的冷温度性能，以便提供设计稳定性，而不需要广泛的电路仿真或重新设计已建立的电路架构。

公开(公告)号：US08163594B2

公开(公告)日：2012-04-24

申请号：US12505098

申请日：2009-07-17

申请人： Robert Seidel ,  Frank Feustel ,  Ralf Richter

发明人： Robert Seidel ,  Frank Feustel ,  Ralf Richter

IPC分类号： H01L21/31

CPC分类号： H01L21/76898 ,  H01L23/53276 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0554 ,  H01L2224/05573 ,  H01L2224/056 ,  H01L2224/13025 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/1305 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： In a semiconductor device, a through hole via extending through the substrate of the device may be formed on the basis of a carbon-containing material, thereby providing excellent compatibility with high temperature processes, while also providing superior electrical performance compared to doped semiconductor materials and the like. Thus, in some illustrative embodiments, the through hole vias may be formed prior to any process steps used for forming critical circuit elements, thereby substantially avoiding any interference of the through hole via structure with a device level of the corresponding semiconductor device. Consequently, highly efficient three-dimensional integration schemes may be realized.

摘要翻译： 在半导体器件中，可以基于含碳材料形成延伸穿过器件的衬底的通孔，从而与高温工艺相比具有优异的兼容性，同时与掺杂的半导体材料相比提供优异的电性能， 类似。 因此，在一些说明性实施例中，通孔过孔可以在用于形成关键电路元件的任何工艺步骤之前形成，从而基本上避免了通孔通孔结构与对应的半导体器件的器件级别的任何干扰。 因此，可以实现高效率的三维集成方案。

公开(公告)号：US08129276B2

公开(公告)日：2012-03-06

申请号：US12693545

申请日：2010-01-26

申请人： Ralf Richter ,  Kai Frohberg ,  Holger Schuehrer

发明人： Ralf Richter ,  Kai Frohberg ,  Holger Schuehrer

IPC分类号： H01L23/48 ,  H01L21/768

CPC分类号： H01L21/823475 ,  H01L21/7682 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76897 ,  H01L21/823425

摘要： In sophisticated semiconductor devices, a contact structure may be formed on the basis of a void positioned between closely spaced transistor elements wherein disadvantageous metal migration along the void may be suppressed by sealing the voids after etching a contact opening and prior to filling in the contact metal. Consequently, significant yield losses may be avoided in well-established dual stress liner approaches while, at the same time, superior device performance may be achieved.

摘要翻译： 在复杂的半导体器件中，可以基于位于紧密间隔的晶体管元件之间的空隙形成接触结构，其中沿着空隙的不利的金属迁移可以通过在蚀刻接触开口之后并且在填充接触金属之前密封空隙来抑制 。 因此，在已建立的双重应力衬垫方法中可以避免显着的屈服损失，同时可以实现优异的装置性能。

公开(公告)号：US08048330B2

公开(公告)日：2011-11-01

申请号：US12127921

申请日：2008-05-28

申请人： Ralf Richter ,  Thomas Foltyn ,  Anthony Mowry

发明人： Ralf Richter ,  Thomas Foltyn ,  Anthony Mowry

IPC分类号： B44C1/22 ,  H01L21/304

CPC分类号： H01L29/7843 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/02274 ,  H01L21/31612 ,  H01L21/76801 ,  H01L21/76819 ,  H01L21/76825 ,  H01L29/665 ,  H01L29/66772 ,  H01L29/78654

摘要： By providing an interlayer dielectric material with different removal rates, a desired minimum material height above gate electrode structures of sophisticated transistor devices of the 65 nm technology or 45 nm technology may be obtained. The reduced removal rate above the gate electrode may thus provide enhanced process robustness during the planarization of the interlayer dielectric layer stack prior to the formation of contact elements.

摘要翻译： 通过提供具有不同去除速率的层间电介质材料，可以获得在65nm技术或45nm技术的复杂晶体管器件的栅电极结构之上所需的最小材料高度。 因此，在形成接触元件之前，在层间电介质层叠层的平坦化期间，栅电极之上的减小的去除速率可以提供增强的工艺稳定性。

公开(公告)号：US07998823B2

公开(公告)日：2011-08-16

申请号：US11533793

申请日：2006-09-21

申请人： Carsten Peters ,  Kai Frohberg ,  Ralf Richter

发明人： Carsten Peters ,  Kai Frohberg ,  Ralf Richter

IPC分类号： H01L21/336

CPC分类号： H01L21/823481 ,  H01L21/76897 ,  H01L21/823475

摘要： By forming an additional doped region with increased junction depth at areas in which contact regions may connect to drain and source regions, any contact irregularities may be embedded into the additional doped region, thereby reducing the risk for leakage currents or short circuits between the drain and source region and the well region that may be conventionally caused by the contact irregularity. Moreover, additionally or alternatively, the surface topography of the semiconductor region and the adjacent isolation trench may be modified prior to the formation of metal silicide regions and contact plugs to enhance the lithography procedure for forming respective contact openings in an interlayer dielectric material. For this purpose, the isolation trench may be brought to an equal or higher level compared to the adjacent semiconductor region.

摘要翻译： 通过在接触区域可以连接到漏极和源极区域的区域处形成具有增加的结深度的附加掺杂区域，可以将任何接触不规则物嵌入到附加掺杂区域中，从而降低漏极和漏极之间的漏电流或短路的风险 源极区域和通常由接触不规则引起的阱区域。 此外，附加地或替代地，可以在形成金属硅化物区域和接触插塞之前修改半导体区域和相邻隔离沟槽的表面形貌，以增强在层间电介质材料中形成相应接触开口的光刻过程。 为此，与相邻的半导体区域相比，隔离沟槽可以达到相同或更高的水平。

公开(公告)号：US07985668B1

公开(公告)日：2011-07-26

申请号：US12948463

申请日：2010-11-17

申请人： Ralf Richter ,  Torsten Huisinga ,  Jens Heinrich

发明人： Ralf Richter ,  Torsten Huisinga ,  Jens Heinrich

IPC分类号： H01L21/00

CPC分类号： H01L21/28052 ,  H01L21/28518 ,  H01L29/452 ,  H01L29/665

摘要： Generally, the present disclosure is directed to a method of removing “weakened” areas of a metal silicide layer during silicide layer formation, thereby reducing the likelihood that material defects might occur during subsequent device manufacturing. One illustrative embodiment includes depositing a first layer of a refractory metal on a surface of a silicon-containing material, and performing first and second heating processes. The method further comprises performing a cleaning process, depositing a second layer of the refractory metal above the silicon-containing material, and performing a third heating process.

摘要翻译： 通常，本公开涉及在硅化物层形成期间去除金属硅化物层的“弱化”区域的方法，从而减少在随后的器件制造期间可能发生材料缺陷的可能性。 一个示例性实施例包括在含硅材料的表面上沉积难熔金属的第一层，以及进行第一和第二加热过程。 所述方法还包括进行清洗过程，在所述含硅材料上方沉积所述难熔金属的第二层，以及执行第三加热过程。

公开(公告)号：US07955962B2

公开(公告)日：2011-06-07

申请号：US11695657

申请日：2007-04-03

申请人： Ralf Richter ,  Frank Feustel ,  Thomas Werner ,  Kai Frohberg

发明人： Ralf Richter ,  Frank Feustel ,  Thomas Werner ,  Kai Frohberg

IPC分类号： H01L21/20

CPC分类号： H01L21/02074 ,  H01L21/0209 ,  H01L21/02096

摘要： By providing a protective layer in an intermediate manufacturing stage, an increased surface protection with respect to particle contamination and surface corrosion may be achieved. In some illustrative embodiments, the protective layer may be used during an electrical test procedure, in which respective contact portions are contacted through the protective layer, thereby significantly reducing particle contamination during a respective measurement process.

摘要翻译： 通过在中间制造阶段提供保护层，可以实现相对于颗粒污染和表面腐蚀的增加的表面保护。 在一些说明性实施例中，保护层可以在电测试过程中使用，其中相应的接触部分通过保护层接触，从而在相应的测量过程中显着地减少颗粒污染。

公开(公告)号：US07875514B2

公开(公告)日：2011-01-25

申请号：US12841313

申请日：2010-07-22

申请人： Ralf Richter ,  Robert Seidel ,  Carsten Peters

发明人： Ralf Richter ,  Robert Seidel ,  Carsten Peters

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/76816 ,  H01L21/76819 ,  H01L21/76829 ,  H01L21/76832 ,  H01L29/7843

摘要： By selectively providing a buffer layer having an appropriate thickness, height differences occurring during the deposition of an SACVD silicon dioxide may be reduced during the formation of an interlayer dielectric stack of advanced semiconductor devices. The buffer material may be selectively provided after the deposition of contact etch stop layers of both types of internal stress or may be provided after the deposition of one type of dielectric material and may be used during the subsequent patterning of the other type of dielectric stop material as an efficient etch stop layer.

摘要翻译： 通过选择性地提供具有适当厚度的缓冲层，在形成先进的半导体器件的层间电介质叠层的过程中，可以减少沉积SACVD二氧化硅期间出现的高度差异。 可以在沉积两种类型的内部应力的接触蚀刻停止层之后选择性地提供缓冲材料，或者可以在沉积一种类型的电介质材料之后提供缓冲材料，并且可以在随后的其它类型的电介质停止材料的图案化期间使用缓冲材料 作为有效的蚀刻停止层。

公开(公告)号：US20100133620A1

公开(公告)日：2010-06-03

申请号：US12623493

申请日：2009-11-23

申请人： Ralf Richter

发明人： Ralf Richter

IPC分类号： H01L27/092 ,  H01L21/306

CPC分类号： H01L21/823807 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659 ,  H01L29/7833 ,  H01L29/7843

摘要： In sophisticated semiconductor devices, stress-inducing materials may be provided above the basic transistor devices without any etch control or etch stop materials, thereby enabling an efficient de-escalation of the surface topography, in particular above field regions including closely spaced polysilicon lines. Furthermore, an additional stress-inducing material may be provided on the basis of the superior surface topography, thereby providing a highly efficient strain-inducing mechanism in performance-driven transistor elements.

摘要翻译： 在复杂的半导体器件中，可以在基本晶体管器件上方提供应力诱导材料，而无需任何蚀刻控制或蚀刻停止材料，从而能够有效地降低表面形貌，特别是包括紧密间隔的多晶硅线的上述场区域。 此外，可以基于优异的表面形貌提供额外的应力诱导材料，从而在性能驱动的晶体管元件中提供高效的应变诱导机制。