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公开(公告)号：CN118983295A
公开(公告)日：2024-11-19
申请号：CN202310538484.4
申请日：2023-05-11
申请人： 长鑫存储技术有限公司
发明人： 白文琦
IPC分类号： H01L23/538 , H01L29/08 , H01L27/088 , H01L27/02 , H01L21/8234
摘要： 本公开实施例涉及半导体领域，提供一种集成电路的布局结构及其制作方法，其中，集成电路的布局结构包括：基底；沿第一方向依次排布的多个晶体管，相邻两个晶体管串联连接，每一晶体管包括位于基底上的栅极及位于栅极相对两侧的源极区及漏极区，且相串联的两个晶体管共用源极区或者漏极区；第一金属硅化物部，第一金属硅化物部位于边缘晶体管远离与边缘晶体管相邻的另一晶体管的一侧，且与边缘晶体管中非共源漏极区的源极区或漏极区连接；第二金属硅化物部，第二金属硅化物部位于基底内，且第二金属硅化物部在基底表面的正投影与栅极在基底表面的正投影间隔设置，第二金属硅化物部与共源漏极区连接。可以降低整个结构的电阻。
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公开(公告)号：CN118969856A
公开(公告)日：2024-11-15
申请号：CN202411054989.4
申请日：2024-08-01
申请人： 上海积塔半导体有限公司
IPC分类号： H01L29/861 , H01L29/06 , H01L21/329 , H01L27/02
摘要： 本发明提供一种瞬态电压抑制器及其制备方法，该瞬态电压抑制器包括衬底、第一和二阱区、第一和二掺杂区、第三和四掺杂区及第一和二电极，其中，第一阱区位于衬底上表层；第二阱区位于衬底下表层且与第一阱区间隔预设距离；第一和二掺杂区间隔设置于第一阱区上表层；第二掺杂区位于第一阱区上表层且与第一掺杂区间隔预设距离；第三掺杂区位于第二阱区下表层；第四掺杂区位于第二阱区下表层且与第三掺杂区间隔预设距离；第一电极与第一和二掺杂区电连接；第二电极与第三和四掺杂区电连接。本发明通过将第一阱区与第二阱区分别设置与衬底的上表层和下表层，形成纵向结构，提升了器件的抗静电及抗浪涌能力，降低了器件的制作难度。
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公开(公告)号：CN118969792A
公开(公告)日：2024-11-15
申请号：CN202411441802.6
申请日：2024-10-16
申请人： 电子科技大学
IPC分类号： H01L27/02
摘要： 本发明属于电子器件技术领域，具体为一种SCR静电保护器件，用以解决现有采用分割器件发射极提高SCR器件维持电压方法中存在的器件失效电流减小的问题。本发明的N型阱采用多个第一N型重掺杂有源区和多个第一P型重掺杂有源区围绕第二N型重掺杂有源区交替排布成环，P型阱中采用的多个第三N型重掺杂有源区和多个第三P型重掺杂有源区围绕第二P型重掺杂有源区交替排布形成环的结构，此外，在N型阱与P型阱的邻接处还是设置横跨重掺杂有源区和多晶硅。本发明采用上述设置后，器件在提高维持电压的同时，获得了更多的电流路径，降低了SCR静电保护器件的开启电压。
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公开(公告)号：CN110098185B
公开(公告)日：2024-11-15
申请号：CN201910087359.X
申请日：2019-01-29
申请人： 意法半导体(鲁塞)公司
发明人： A·马扎基
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公开(公告)号：CN118943157A
公开(公告)日：2024-11-12
申请号：CN202410987136.X
申请日：2020-05-06
申请人： 群创光电股份有限公司
摘要： 本发明提供一种叠层结构。叠层结构包括基板；设置于基板上的第一薄膜晶体管，该第一薄膜晶体管包括第一栅极及第一半导体层且第一半导体层与该第一栅极重叠的区域定义为第一薄膜晶体管的通道区；设置于第一半导体层上的钝化层；设置于基板上的第二薄膜晶体管，该第二薄膜晶体管包括第二栅极及第二半导体层，其中该第二栅极设置于第二半导体层上；以及设置于第二薄膜晶体管上且包括开口的像素定义层。第一半导体层及第二半导体层分别对应于钝化层的两侧且开口与第一薄膜晶体管的通道区重叠。
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公开(公告)号：CN118943138A
公开(公告)日：2024-11-12
申请号：CN202410990702.2
申请日：2024-07-23
申请人： 格威半导体(厦门)有限公司
IPC分类号： H01L27/02
摘要： 本发明提供了一种ESD保护电路、芯片结构及ESD保护方法，该保护电路包括：第一ESD器件，其第二端接待保护器件的待保护引脚；第二ESD器件，其第一端接第一ESD器件的第一端，其第二端接待保护器件的地；第三ESD器件，其第一端接待保护器件的待保护引脚，其第二端接待保护器件的地；其中，第一ESD器件、第二ESD器件以及第三ESD器件的第一端到第二端的方向为反向击穿方向。本发明的技术方案，ESD保护通过第一ESD器件和第三ESD器件的正向导通特性和第二ESD器件实现，对于第一ESD器件、第三ESD器件的反向击穿电压无精准要求，实现容易、成本低，ESD设计简单，实现了待保护引脚与供电引脚之间的解耦。
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公开(公告)号：CN118888589A
公开(公告)日：2024-11-01
申请号：CN202410956381.4
申请日：2024-07-17
申请人： 江苏新顺微电子股份有限公司
IPC分类号： H01L29/78 , H01L27/02 , H01L27/06 , H01L21/336 , H03K17/687
摘要： 本发明公开了一种含电阻的多VDMOS器件集成电路结构，包括3个共漏极VDMOS，其中2个VDMOS共用一个栅极G1，第三VDMOS栅极G3与分压环上环形多晶电阻串联，其垂直方向的结构包括作为基片的第一导电类型浓掺衬底；在浓掺衬底上设置有第一导电类型的轻掺杂外延层；在外延层上为第二导电类型的分压环结构；在分压环结构上是终端氧化层，分压环结构中间则是与浓掺衬底掺杂类型相同的有源区AA窗口；在AA窗口上形成栅氧，淀积多晶硅，并进行第一导电类型掺杂、光刻及刻蚀形成垂直交叉的栅极，和所述环形多晶电阻。采用本发明，能够耐受500V以上电压且与栅极或源极串联接漏极的高压电阻，且电阻值可以通过对多晶电阻掺杂剂量调整，降低了电路封装成本，并可满足多个组件开关需求。
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公开(公告)号：CN118866897A
公开(公告)日：2024-10-29
申请号：CN202410467116.X
申请日：2024-04-18
申请人： 英飞凌科技股份有限公司
发明人： 克里斯蒂安·米勒
IPC分类号： H01L27/02 , H01L23/528
摘要： 一种半导体模块，包括：衬底，其被布置在壳体中并包括介电绝缘层和介电绝缘层表面上的包括第一至第七部分的第一金属化层；布置在第一金属化层上的多个半导体本体；以及第一至第四导电路径，衬底包括第一至第四侧，第一至第三部分在第三侧与第四侧之间沿第一侧依次布置，第七部分、第六部分的至少一部分和第五部分在第三侧与第四侧之间沿第二侧依次布置，第四部分沿第四侧布置并从第一侧朝向第二侧延伸，第一部分电耦接至第一电势，而第七部分电耦接至第二电势，在半导体模块的工作期间，第一电势相对于第二电势为正，第二部分包括别电耦接至第三电势的第一和第二端，第五部分包括分别经由第三和第四导电路径电耦接至第四电势的第一和第二端。
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公开(公告)号：CN118866877A
公开(公告)日：2024-10-29
申请号：CN202410286655.3
申请日：2023-08-23
申请人： 南亚科技股份有限公司
发明人： 杨吴德
IPC分类号： H01L23/544 , H01L27/02 , H01L21/78 , H01L21/304
摘要： 本申请提供一种半导体元件，包括多个晶粒区、一切割道区以及多个电路探测垫。该多个晶粒区设置于一半导体晶圆上。该切割道区设置于该多个晶粒区之间。该多个电路探测垫设置于该多个晶粒区的一第一顶面以及该切割道区的一第二顶面上。
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公开(公告)号：CN118866876A
公开(公告)日：2024-10-29
申请号：CN202311062600.6
申请日：2023-08-23
申请人： 南亚科技股份有限公司
发明人： 杨吴德
IPC分类号： H01L23/544 , H01L27/02 , H01L21/78 , H01L21/304
摘要： 本申请提供一种切割道结构。该切割道结构包括一晶粒区、一切割道区以及一个或多个电路探测垫。该晶粒区设置于一半导体晶圆上。该切割道区围绕该晶粒区。该个或该多个电路探测垫设置于该晶粒区的一第一顶面以及该切割道区的一第二顶面上。
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